UNIVERSIDAD DE GUAYAQUIL

FACULTAD DE CIENCIAS MATEMATICAS Y FISICAS

PRACTICA-3
PARTE A: FLIP-FLOP JK-D
FECHA DE ENVO: FECHA DE ENTREGA:

PARTE B: FLIP FLOP SR-T

EQUIPO # :

INTEGRANTES:

PRACTICA N.- 3

FLIP FLOP
Elaborar tres circuitos uno para cada flip flop 1. 2. 3. 4. FF D FF- S-R FF- J-K FF-T

Si no se encuentra SR haga conversin con JK se debe simular las entradas D,S-R,T,J-K y un pulso CLK para visualizar la salida Q con led, este funcionamiento debe coincidir con las tablas de operacin. 2) DIAGRAMAS DE BLOQUE FLIP FLOP SR FLIP FLOP D

FLIP FLOP JK

FLIP FLOP T

PARTE A:
Configuracin de FF JK Configuracin de FF D: Disear DOS CD, uno usando FFJK, y otro usando FFD. En ambos un interruptor seleccionar el uso del CLK MAN/AUTO. Debe conectar un pulsador para RESET y otro pulsador para SET. Simular dos/una entrada(s) en JK (D), usando dos/un INTERRUPTOR(ES), la salida Q ser a travs de un LED
3) SIMULACIN

4) EXPLICACIN Y JUSTIFICACIN Este diseo fue hecho para el fcil entendimiento de los integrantes. Est diseado para aprender el funcionamiento correcto de los flip flops.

FLIP-FLOP JK
El smbolo lgico para un flip-flop JK es el siguiente:

Figura 7: Smbolo lgico de un flip-flop JK

Este flip-flop se denomina como "universal" ya que los dems tipos se pueden construir a partir de l. En el smbolo anterior hay tres entradas sncronas (J, K y CLK). Las entradas J y K son entradas de datos, y la entrada de reloj transfiere el dato de las entradas a las salidas. A continuacin veremos la tabla de la verdad del flip-flop JK: ENTRADAS Modo de operacin CLK Mantenimiento Reset Set Conmutacin S 0 0 1 1 R 0 1 0 1 Q Q No cambia 0 1 1 0 SALIDAS

Estado opuesto

Tabla 3: Tabla de verdad para un flip-flop JK Observamos los modos de operacin en la parte izquierda y la tabla de la verdad hacia la derecha. La lnea 1 muestra la condicin de "mantenimiento", o inhabilitacin. La condicin de "reset" del flip-flop se muestra en la lnea 2 de la tabla de verdad. Cuando J=0 y K=1 y llega un pulso de reloj a la entrada CLK, el flip-flop cambia a 0(Q=0). La lnea 3 muestra la condicin de "set" del flip-flop JK. Cuando J=1 y K=0 y se presenta un pulso de reloj, la salida Q cambia a 1. La lnea 4 muestra una condicin muy difcil para el flip-flop JK que se denomina de conmutacin.

TABLA CARACTERISTICA AMPLIADA

FLIP-FLOP D
El smbolo lgico para un flip-flop D es el siguiente:

Figura 6: Smbolo lgico de un flip-flop D

Tiene solamente una entrada de datos (D), y una entrada de reloj (CLK). Las salidas Q Y 1. Tambin se denomina " flip-flop de retardo ". Cualquiera que sea el dato en la entrada (D), ste aparece en la salida normal retardado un pulso de reloj. El dato se transfiere durante la transicin del nivel BAJO al ALTO del pulso del reloj.

TABLA DE EXITACION

En este caso habr un cambio en el estado del flip-flop tipo D cuando en la entrada de reloj se detecte el momento en que el nivel pase de alto a bajo (flanco descendente o posterior). Ver el pequeo tringulo y bolita o burbuja Cuando en nivel del reloj cambia de alto a bajo se lee la entrada del flip-flop (D) y se pone en la saluda Q el mismo dato

Tabla de verdad del flip-flop tipo D

Diagrama temporal del flip-flop tipo D

TABLA DE ACCION

5) COSTO Y PRESUPUESTO Pulsadores resistencias Led Jk 7478 D 7474 SR 7400

LISTA DE MATERIALES CON PRECIOS

CANT. 3 10 1 6 2 1 TOTAL

MATERIAL Pulsadores resistencias Led Jk 7478 D 7474 SR 7400

PRECIO 0,30 0,30 1.50 0.35 0,80 0.40 3.65

6)Conclusion DEL FLIP FLOP J-K Es verstil y es uno de los tipos de flip-flop ms usados. Su funcionamiento es idntico al del flip-flop S-R en las condiciones SET, RESET y de permanencia de estado. La diferencia est en que el flip-flop J-K no tiene condiciones no vlidas como ocurre en el S-R. Este dispositivo de almacenamiento es temporal que se encuentra dos estados (alto y bajo), cuyas entradas principales, J y K, a las que debe el nombre, permiten al ser activadas:

J: El grabado (set en ingls), puesta a 1 nivel alto de la salida. K: El borrado (reset en ingls), puesta a 0 nivel bajo de la salida.

Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea tras la ltima operacin de borrado o grabado. A diferencia del biestable RS, en el caso de activarse ambas entradas a la vez, la salida adquirir el estado contrario al que tena. La ecuacin caracterstica del biestable JK que describe su comportamiento es:

PARTE B
Configuracin de FF SR (SETRESET): Configuracin de FF T: Con la misma funcionalidad de la PARTE A, pero en el diseo los FFSR y FFT, se realizarn utilizando celda binaria y lgica combinatorial con compuertas.

MANUAL DE USUARIO FLIP FLOP-SR Cuando S esta a nivel alto y R esta a nivel bajo la salida Q se para a nivel alto con el flanco de disparo del pulso de reloj pasando el flip flop a estado reset

Este es el flip - flop bsico, su smbolo es el siguiente:

Figura 1: Smbolo lgico de un flip-flop SR El flip-flop tiene dos entradas R (reset) y S (set), se encuentran a la izquierda del smbolo. Este flip-flop tiene activas las entradas en el nivel BAJO, lo cual se indica por los circulitos de las entradas R y S. Los flip-flop tienen dos salidas complementarias, que se denominan Q y 1, la salida Q es la salida normal y 1 = 0. El flip-flop RS se puede construir a partir de puertas lgicas. A continuacin mostraremos un flip-flop construido a partir de dos puertas NAND, y al lado veremos su tabla de verdad correspondiente.

Figura 2: Circuito equivalente de un flip-flop SR

Entradas Modo de operacin R Prohibido Set Reset Mantenimiento 0 0 1 1 S 0 1 0 1

Salidas Q 1 1 0 Q 1 0 1

No cambia

Tabla 1: Tabla de verdad del flip-flop SR Observar la realimentacin caracterstica de una puerta NAND a la entrada de la otra. En la tabla de la verdad se define la operacin del flip-flop. Primero encontramos el estado "prohibido" en donde ambas salidas estn a 1, o nivel ALTO. Luego encontramos la condicin "set" del flip-flop. Aqu un nivel BAJO, o cero lgico, activa la entrada de set(S). Esta pone la salida normal Q al nivel alto, o 1. Seguidamente encontramos la condicin "reset". El nivel BAJO, o 0, activa la entrada de reset, borrando (o poniendo en reset) la salida normal Q. La cuarta lnea muestra la condicin de "inhabilitacin" o "mantenimiento", del flipflop RS. Las salidas permanecen como estaban antes de que existiese esta condicin, es decir, no hay cambio en las salidas de sus estados anteriores. Indicar la salida de set, significa poner la salida Q a 1, de igual forma, la condicin reset pone la salida Q a 0.

La salida complementaria nos muestra lo opuesto. Estos flip-flop se pueden conseguir a travs de circuitos integrados.

Figura 5: Diagrama de pulsos

Estructura interna de los flip-flops SR:

Tabla de accion:

S R

Accin

0 0 Dejar igual

0 1

Q=0

1 0

Q=1

1 1 Dont care

CELDA BINARIA DEL FLIP FLOP S-R

SIMULACION

FLIP FLOP T
Un flip flop tipo T de una sola entrada del flip flop J K se obtiene mediante un J K si ambas entradas se ligan. La denominacion T proviene de la capacidad del flip flop para comentar o cambiar de estado complementario cuando ocurre el pulso de reloj mientras la entrada T eslogica 1. El flip flop T es un dispositivo biostable que permita de estado de sus salidas cada vez que recibe un pulso de reloj.

El flip-flop T o "toggle" (conmutacin) cambia la salida con cada borde de pulso de clock, dando una salida que tiene la mitad de la frecuencia de la seal de entrada en T.

Dispositivo de almacenamiento temporal de 2 estados (alto y bajo). El biestable T cambia de estado ("toggle" en ingls) cada vez que la entrada de sincronismo o de reloj se dispara mientras la entrada T est a nivel alto. Si la entrada T est a nivel bajo, el biestable retiene el nivel previo. Puede obtenerse al unir las entradas de control de un biestable JK, unin que se corresponde a la entrada T. No estn disponibles comercialmente. La ecuacin caracterstica del biestable T que describe su comportamiento es:

y la tabla de verdad: T Q Qsiguiente 0 0 0 1 1 0 1 1 0 1 1 0

CELDA BINARIA DEL FLIP FLOP T

TIPOS DE FLIP FLOP

Conclusin
Las caractersticas del flip-flop R-S son las siguientes, suponiendo que al empezar ambas entradas R y S estaban siendo alimentadas con un cero (0) lgico: (1) Cuando S=1 y R=0; o sea, al poner un 1 en la terminal de entrada S, el flip-flop R-S entra en el estado Q=1 independientemente del valor que Q haya tenido anteriormente. La salida Q' a su vez adquirir el valor Q' =0. (2) Cuando S=0 y R=1; o sea, al poner un 1 en la terminal de entrada R, el flip-flop R-S entra en el estado Q=0 independientemente del valor que Q haya tenido anteriormente. La salidaQ' a su vez adquirir el valor Q' =0. En lenguaje vulgar, se dice que el flip-flop R-S es reseteado. Dependiendo de los elementos usados para construr el flip-flop R-S, ste tendr una combinacin de valores S y R con la cual mientras haya suministro de energa retendr por tiempo indefinido la informacin que le fu colocada anteriormente. Desgraciadamente, tendr tambin otra combinacin de valores que lo colocarn en un estado no-definido en el cual las salidas Q y Q' dejarn de ser complementarias. Esta combinacin de valores debe evitarse a toda costa.