Manuel Eugenio Acacio Sánchez, Ricardo Fernández Pascual, Pilar González Férez y

Alberto Ros Bardisa

ESTRUCTURA Y TECNOLOGÍA DE COMPUTADORES

 ÍNDICE GENERAL

1. Sistemas digitales secuenciales 1

1.1. Introducción . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2. Biestables asíncronos (latches) . . . . . . . . . . . . . . . . . . . . . . 2
1.2.1. Latch tipo S-R . . . . . . . . . . . . . . . . . . . . . . . . . . 2
1.2.2. Latch tipo D . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
1.3. Biestables síncronos (flip-flops) . . . . . . . . . . . . . . . . . . . . . 5
1.3.1. Flip-flop tipo D . . . . . . . . . . . . . . . . . . . . . . . . . . 5
1.3.2. Flip-flop tipo S-R . . . . . . . . . . . . . . . . . . . . . . . . . 7
1.3.3. Flip-flop tipo J-K . . . . . . . . . . . . . . . . . . . . . . . . . 8
1.3.4. Flip-flop tipo T . . . . . . . . . . . . . . . . . . . . . . . . . . 8
1.4. Diseño/síntesis de un circuito secuencial . . . . . . . . . . . . . . . . . 9
1.4.1. Estructura general de un circuito secuencial . . . . . . . . . . . 9
1.4.2. Fases en el diseño/síntesis de un circuito secuencial . . . . . . . 10
1.4.3. Ejemplo de diseño/síntesis de un circuito secuencial con flip-
flops tipo D . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
1.4.4. Ejemplo de diseño/síntesis de un circuito secuencial con flip-
flops tipo J-K . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
1.5. Cálculo de la frecuencia máxima de operación de un circuito secuencial 17
1.6. Ejercicios: circuitos secuenciales . . . . . . . . . . . . . . . . . . . . . 19
1.7. Solución a ejercicios seleccionados . . . . . . . . . . . . . . . . . . . . 24
 CAPÍTULO 1
SISTEMAS DIGITALES SECUENCIALES

1.1 INTRODUCCIÓN

Como se ha estudiado en asignaturas previas, los ordenadores son dispositivos di-

gitales en los cuales la información se representa de forma discreta, a diferencia de
los dispositivos analógicos que manejan formas continuas de información. El manejo
de esta información digital se consigue mediante diferentes circuitos electrónicos basa-
dos, normalmente, en puertas lógicas básicas (AND, OR, NOT, NAND, NOR, XOR y
XNOR) construidas a partir de transistores.
Los circuitos utilizados para construir sistemas digitales se pueden clasificar en com-
binacionales o secuenciales. En las asignturas previas a ésta, todos los circuitos que se
han estudiado han sido circuitos combinacionales.
Los circuitos combinacionales se caracterizan porque la salida en cada instante de-
pende única y exclusivamente de los valores de las entradas en ese mismo instante.
En este sentido, se dice que los circuitos combinacionales carecen de memoria. Estos
circuitos se pueden modelizar directamente mediante funciones booleanas.
Por su parte, la salida de un circuito secuencial no depende únicamente de los valores
de las entradas en ese instante, sino de la historia anterior de dichos valores (es decir, de
la secuencia de valores recibida). Para que estos circuitos se puedan construir es nece-
sario que, de alguna manera, el circuito posea la capacidad de «recordar» su historia. Es
decir, el circuito debe ser capaz de almacenar datos. Como veremos, estos circuitos no
almacenan literalmente la historia de valores de sus entradas, sino sólo la información
necesaria (que llamaremos estado) para producir el comportamiento deseado. Por tanto,
podemos decir que el estado de un circuito secuencial es un resumen de la historia del
circuito.
CAPÍTULO 1. SISTEMAS DIGITALES SECUENCIALES

R Q R Q

Q S Q
S
(a) (b)

Figura 1.1: Implementación (a) y diagrama lógico (b) de un latch S-R.

Un ejemplo típico de circuito secuencial es la propia memoria de un computador. Si

realizamos una operación de lectura de una memoria, para lo cual le proporcionamos los
valores adecuados en sus entradas, ésta nos devolverá en su salida el valor almacenado
en la posición de memoria solicitada. Pero ese valor depende de la histora previa del
circuito, puesto que según qué valores hayan tomado las entradas de la memoria puede
encontrarse almacenado cualquier valor en la posición solicitada.
En este tema estudiaremos cómo funcionan y cómo se diseñan los circuitos secuen-
ciales, comenzando por los elementos de memoria más sencillos, los biestables. En el
tema siguiente estudiaremos circuitos más complejos, como registros, bancos de regis-
tros y memorias. La última parte de este tema se centrará en explicar cómo realizar el
diseño y síntesis de circuitos secuenciales y calcular su frecuencia máxima de funcio-
namiento.

1.2 BIESTABLES ASÍNCRONOS (LATCHES)

Los biestables asíncronos (también llamados cerrojos, o latches en inglés) son cir-
cuitos asíncronos básicos capaces de almacenar un bit. El valor de un latch en la señal
de salida es función del valor de la señal de entrada y del valor de la señal de salida
actual, que llamaremos «estado actual» (retroalimentación). Estos biestables asíncronos
serán utilizados como bloques básicos en la construcción de biestables síncronos, como
veremos en la siguiente sección.

1.2.1 Latch tipo S-R

Como hemos comentado, un latch es capaz de almacenar un bit, de manera que pueda
ser recordado posteriormente una vez que dejen de estar activas las entradas que pro-
vocaron su escritura. La figura 1.1 muestra un latch construido a partir de dos puertas
NOR cuyas salidas realimentan a las entradas. Este circuito se conoce como latch S-R
(Set-Reset).
Las salidas Q y Q representan el valor del estado almacenado y su complemento.
Cuando S y R están a 0, las puertas NOR actúan como inversores y almacenan los
valores anteriores de Q y Q. Por ejemplo, si la salida Q es 1, entonces el inversor inferior
produce una salida 0, que es Q, y viceversa.
Veamos ahora cómo escribir en el latch: si S vale 1 la salida Q es 0 y Q es 1 (Set). Si
R es 1 la salida Q es 0 y Q es 1 (Reset). Cuando S y R toman el valor 1 simultáneamente,
la situación del circuito es inestable y las salidas oscilan. Por tanto, esta última situación
debe evitarse puesto que no está controlada.
La tabla de excitación 1.1 resume el funcionamiento lógico del latch S-R, donde Q∗
indica el valor del estado siguiente, frente al estado actual Q.
La tabla de excitación muestra cómo cambia el estado para cada combinación de
estado actual y entradas de excitación. Las columnas S y R son las entradas aplicadas al

2
 1.2. BIESTABLES ASÍNCRONOS (LATCHES)

Entradas de Estado Estado

siguiente Acción
excitación actual
S R Q Q∗
0 0 0 0
Retener estado
0 0 1 1
0 1 0 0
Poner a cero
0 1 1 0
1 0 0 1
Poner a uno
1 0 1 1
1 1 0 X
No permitido
1 1 1 X

Tabla 1.1: Tabla de excitación del latch S-R.

R
Q
C
Q
S

Figura 1.2: Latch S-R con señal de control.

latch. La columna rotulada Q es el estado del latch S-R antes de aplicar una combinación
de entradas a S y R. La columna rotulada como Q∗ es el estado del latch después de
aplicar las entradas al latch. Por tanto, la columna Q es el estado actual y la columna Q∗
es el estado siguiente. La información de esta tabla puede expresarse también mediante
una ecuación lógica, denominada ecuación característica o función de transición del
latch S-R:
Q∗ = S + R · Q
que se obtiene simplificando la salida Q∗ en función de las entradas S, R y Q.
Resulta interesante ver cómo es posible incluir una señal de control C, que determi-
nará en qué momentos el latch hará caso de sus entradas. Para ello basta emplear dos
puertas AND, como se muestra en la figura 1.2. Sólo cuando la señal de control C esté
a 1, será posible cambiar el estado del latch mediante S y R.

1.2.2 Latch tipo D

Pasamos ahora a modificar el latch S-R para hacer más sencillo su uso. La figura 1.3
muestra el diagrama de un latch D. Un latch D almacena el valor de la señal de la entrada
de datos en la memoria interna y posee dos entradas y dos salidas. Las entradas son: el
valor del dato que se va a almacenar, denominado D, y una señal de control, llamada C,
que determina cuándo el latch debe almacenar el valor de la entrada D. Cuando C vale
1 el latch está abierto y el valor de entrada D se almacena en el latch. Cuando C vale 0,
el latch está cerrado y el valor de la entrada D se ignora. El valor de salida Q es siempre
el valor que fue almacenado la última vez que el latch estuvo abierto.
Cuando tratamos con circuitos secuenciales, puesto que su comportamiento depende
de su evolución en el tiempo, es útil representar de algún modo esta evolución temporal.

3
CAPÍTULO 1. SISTEMAS DIGITALES SECUENCIALES

Figura 1.3: Latch D, controlado por la señal C.

Figura 1.4: Operación de un latch D suponiendo que la salida está inicialmente a 0.

Para ello se emplean los cronogramas, que no son más que diagramas donde, en el eje
horizontal se representa el tiempo, mientras que en el eje vertical se muestra el valor
lógico de determinadas señales (y que, por tanto, pueden tomar los valores cero o uno).
En el cronograma de la figura 1.4, se muestra un ejemplo del funcionamiento de un
latch D si suponemos que la salida inicialmente tiene el valor cero. Obsérvese cómo el
estado almacenado, Q, toma el valor de la entrada D (justo tras un pequeño retardo) en
el momento en que la señal C vale 1. Sólo si C vale 1 el latch es sensible a dicha entrada
D. A menudo, no obstante, en la representación temporal de las señales se desprecia el
valor de dichos retardos, y se muestran los cambios de modo instantáneo en el valor de
las mismas.

Entrada de Entrada de Estado

siguiente Acción
control excitación
C D Q∗
0 X Q Retener estado
1 0 0 Almacenar 0
1 1 1 Almacenar 1

Tabla 1.2: Tabla de excitación del latch D.

En la tabla 1.2 se observa la tabla de excitación del latch D en forma resumida que
da lugar a la ecuación característica:

Q∗ = D ·C +C · Q

4
 1.3. BIESTABLES SÍNCRONOS (FLIP-FLOPS)

1.3 BIESTABLES SÍNCRONOS (FLIP-FLOPS)

Los biestables síncronos (flip-flops, en inglés) son circuitos secuenciales síncronos

capaces de almacenar un bit. Estos circuitos se pueden construir a partir de latches, tal
y como explicamos en esta sección.
Aunque tanto latches como flip-flops permiten almacenar un bit de información, la
diferencia fundamental radica en que el flip-flop es síncrono, mientras que el latch es
asíncrono.
En efecto, a diferencia del caso de los latches, las señales de entrada que recibe un
flip-flop sólo tienen efecto durante un instante de tiempo, en lugar de a lo largo de un
intervalo de tiempo como ocurría con la señal C de los latches. Es, por tanto, un sistema
secuencial síncrono, que depende de una señal de reloj.
Una señal periódica, denominada reloj, será la encargada de determinar en qué mo-
mento concreto el circuito será sensible a su entrada y se podrá escribir en él. La señal
de reloj oscilará tomando periódicamente valores alternando entre cero y uno. A cada
cambio de esta señal se le denomina flanco. Un flanco se denomina ascendente, posi-
tivo o de subida si el cambio es de 0 a 1; y descendente, negativo o de bajada en caso
contrario.
Aunque, por simplicidad en los diagramas, suponemos que las transiciones de las
señales de 0 a 1 o de 1 a 0 ocurren de forma instantánea y, por tanto, dibujamos líneas
verticales para representarlas, esto no es así en la realidad. En unos cronogramas más
precisos, las transiciones serían casi verticales, pero no del todo, y transcurriría un corto
periodo de tiempo desde que la señal comienza a cambiar hasta que se estabiliza en su
nuevo valor. Durante este corto tiempo, y sólo entonces, es necesario que la señal cuyo
valor se quiera almacenar en el flip-flop se mantenga estable.
El estado almacenado en el flip-flop podrá cambiarse sólo durante uno de los dos
flancos y se dirá que el flip-flop es activo en flanco descendente o en flanco ascendente,
dependiendo de en qué momento el circuito es sensible a la entrada.
Comenzaremos estudiando el flip-flop tipo D ya que es el más frecuentemente utili-
zado.

1.3.1 Flip-flop tipo D

El flip-flop tipo D es un circuito secuencial que se construye mediante la conexión
en serie de dos latches tipo D. La figura 1.5 (superior, izquierda) muestra el esquema de
un flip-flop D maestro-esclavo disparado por flanco descendente. La figura 1.5 (supe-
rior, derecha) muestra su representación como bloque lógico, donde el hecho de que la
activación se produzca por flanco se expresa colocando un triángulo en la entrada C del
bloque lógico. Si, además, incluimos un pequeño círculo, entonces estamos indicando
que el flanco activo es el descendente. En caso de no llevar el círculo la activación será
por flanco ascendente.
El flip-flop tipo D funciona de la siguiente manera. El primer latch, llamado maestro,
se abre y sigue a la entrada D cuando la entrada de reloj C vale 1. Cuando la entrada
de reloj C cae, el primer latch se cierra, pero el segundo latch, llamado esclavo, se abre
y obtiene su entrada de la salida del primer latch maestro. Hacer el flip-flop sensible al
flanco de subida, en lugar de al de bajada sería trivial, cambiando el inversor para que
afectase al latch maestro, en lugar de al esclavo.
En la figura 1.5 (inferior) se ha añadido, además, una señal adicional de permiso
(o habilitación) de escritura (W), para poder controlar que no se realice la escritura en
todos los flancos activos de la señal de reloj, sino sólo en aquellos en los que nos interese

5
CAPÍTULO 1. SISTEMAS DIGITALES SECUENCIALES

Figura 1.5: Flip-flop tipo D maestro-esclavo, y símbolo de bloque lógico correspon-

diente: (Superior) Sin señal adicional de escritura. (Inferior) Después de añadirle dicha
señal.

(cuando la señal W valga 1). Esta señal, como veremos, será de gran importancia cuando
construyamos el camino de datos de la CPU en un tema posterior.
La tabla de excitación de un flip-flop D (sin señal de permiso de escritura) es similar
a la de un latch D, la diferencia radica en la temporización. Mientras que en un latch el
estado cambia siempre que las entradas adecuadas cambien y la señal de control tenga
valor 1, en un flip-flop el estado cambia únicamente en un flanco de reloj (ascendente o
descendente), o sea, un flip-flop está gobernado por una señal de reloj (ver tabla 1.3 para
el caso de un flip-flop tipo D disparado por flanco descendente). La ecuación caracterís-
tica queda muy sencilla, puesto que el estado simplemente se actualiza con el valor de
la entrada D en el flanco correspondiente: Q∗ = D.

Entrada de Entrada de Estado

reloj siguiente Acción
excitación
C D Q∗
1→0 0 0 Almacenar 0
1→0 1 1 Almacenar 1

Tabla 1.3: Tabla de excitación del flip-flop tipo D disparado por flanco descendente.

De modo análogo se puede razonar para el caso de tener la entrada de habilitación

W. En ese caso, la tabla quedaría como se muestra en 1.4 y la ecuación característica
sería: Q∗ = D ·W + Q ·W .
Finalmente, mostramos en la figura 1.6 un cronograma que ejemplifica el comporta-
miento de un flip-flop tipo D activo en el flanco ascendente. En este cronograma supo-
nemos que los retardos son despreciables.
Los flip-flops tipo D son los más importantes, puesto que constituyen el método más
cómodo para el almacenamiento de datos en los computadores. En el tema siguiente
veremos cómo utilizarlos para construir, por ejemplo, registros y bancos de registros.

6
 1.3. BIESTABLES SÍNCRONOS (FLIP-FLOPS)

Entrada de Permiso de Entrada de Estado

reloj siguiente Acción
escritura excitación
C W D Q∗
1→0 0 X Q Retener estado
1→0 1 0 0 Almacenar 0
1→0 1 1 1 Almacenar 1

Tabla 1.4: Tabla de excitación del flip-flop tipo D disparado por flanco descendente con
señal de permiso de escritura.

Figura 1.6: Cronograma de operación de un flip-flop tipo D disparado por flanco de

subida.

Sin embargo, no son la única alternativa. Pueden construirse también otros tipos de flip-
flops, con comportamientos ligeramente distintos, que pueden resultar útiles en algunos
casos. Vamos a ver algunos en las siguientes secciones.

1.3.2 Flip-flop tipo S-R

El flip-flop tipo S-R puede construirse a partir de dos latches S-R con una señal de
control, como se muestra en la figura 1.7. Las señales de activación de los dos latches
son controladas por versiones complementarias de una señal de reloj. Cuando la señal
de reloj C es cero, el latch maestro está abierto y el esclavo cerrado, lo que hace que el
latch maestro procese sus entradas S y R. Cuando la señal de reloj es uno, ambos latches
intercambian sus papeles de forma que el maestro está cerrado y el esclavo abierto. Esto
hace que el latch esclavo transmita la salida del latch maestro a la salida Q del flip-flop,
mientras que el latch maestro permanece cerrado ignorando cualquier cambio posterior
en sus entradas. El flip-flop tipo S-R de la figura 1.7 se activa por flanco ascendente
y tiene como ecuación característica: Q∗ = S + R · Q, obtenida a partir de la tabla de
excitación 1.5.

Figura 1.7: Flip-flop S-R (izquierda) y símbolo lógico del flip-flop S-R (derecha).

7
CAPÍTULO 1. SISTEMAS DIGITALES SECUENCIALES

Entrada de Entradas de Estado

reloj siguiente Acción
excitación
C S R Q∗
0→1 0 0 Q Retener estado
0→1 0 1 0 Poner a 0
0→1 1 0 1 Poner a 1
0→1 1 1 X No permitido

Tabla 1.5: Tabla de excitación del flip-flop tipo S-R disparado por flanco ascendente.

J Q

K Q

Figura 1.8: Símbolo lógico del flip-flop tipo J-K.

1.3.3 Flip-flop tipo J-K

Otro tipo de flip-flop es el J-K. Puede considerarse como una extensión de un flip-
flop tipo S-R, a cuyas entradas se asigna J = S y K = R. Sin embargo, mientras que
en aquel la combinación S = R = 1 no está permitida, el flip-flop J-K utiliza este caso
particular para agregar un modo de operación muy útil. La característica adicional del
dispositivo J-K es que su estado se alterna, es decir, cambia del 0 al 1 ó 1 al 0 cuando
J = K = 1. La ecuación característica de este flip-flop es Q∗ = K · Q + J · Q, obtenida a
partir de la tabla de excitación 1.6. En la figura 1.8 se puede ver el símbolo lógico que
representa a este flip-flop y su implementación.

Entrada de Entradas de Estado

reloj siguiente Acción
excitación
C J K Q∗
1→0 0 0 Q Retener estado
1→0 0 1 0 Poner a 0
1→0 1 0 1 Poner a 1
1→0 1 1 Q Alternar

Tabla 1.6: Tabla de excitación del flip-flop J-K disparado por flanco descendente.

1.3.4 Flip-flop tipo T

Por último, el flip-flop tipo T se utiliza con frecuencia para la construcción de mó-
dulos contadores. Tiene una única entrada de excitación llamada T. La función de este
dispositivo consiste en invertir su estado cada vez que la señal de entrada T valga 1 du-
rante el flanco de activación. La tabla 1.7 resume el comportamiento de un flip-flop T
activado por flanco descendente cuya ecuación característica es Q∗ = Q · T + Q · T . El
símbolo lógico que representa a este flip-flop se puede ver en la figura 1.9.

8
 1.4. DISEÑO/SÍNTESIS DE UN CIRCUITO SECUENCIAL

Figura 1.9: Símbolo lógico del flip-flop T.

Entrada de Entradas de Estado

reloj siguiente Acción
excitación
C T Q∗
1→0 0 Q Retener estado
1→0 1 Q Alternar

Tabla 1.7: Tabla de excitación del flip-flop T disparado por flanco descendente.

1.4 DISEÑO/SÍNTESIS DE UN CIRCUITO SECUENCIAL

En este apartado estudiaremos cómo diseñar un circuito secuencial genérico, es decir,

aquel en el que la salida en un instante dado no depende sólo de las entradas en ese
momento, sino también del estado en el que se encuentra el circuito. Éste, a su vez,
depende de la historia de las entradas que hasta ese momento el sistema ha recibido.
Puesto que, como vemos, es necesario que estos circuitos posean una capacidad de
memorizar su estado, será necesario que en su construcción empleemos biestables. Estos
serán los encargados de codificar el estado en el que se encuentra el circuito en cada
momento.

1.4.1 Estructura general de un circuito secuencial

La figura 1.10 muestra la estructura general de un circuito secuencial. En él se obser-
van sus componentes más importantes, que se detallan a continuación:

Entrada: se trata de los n bits de entrada del circuito.

Salida: son los m bits de salida producidos por el circuito.

Estado actual: es la parte genuinamente secuencial del circuito, puesto que está en-
cargada de codificar el estado en el que se encuentra éste. Está compuesta por
k circuitos elementales de memoria, biestables, capaces de almacenar hasta 2k
estados diferentes (puesto que cada uno puede almacenar un 0 o un 1).

Función de transición: se trata de una función combinacional (en realidad es una mul-
tifunción formada por k funciones elementales, puesto que tiene k bits de salida)
que determina, a partir del estado y la entrada actuales cuál es el estado siguiente
al que debe pasar el circuito. Es, por tanto, la parte encargada de determinar la
evolución en el estado del mismo.

Función de salida: es otra función combinacional (otra multifunción con m bits de

salida), que depende del estado del circuito (y quizá también de las entradas; en
seguida volveremos sobre este punto), y que determina la salida del circuito en
cada instante.

9
CAPÍTULO 1. SISTEMAS DIGITALES SECUENCIALES

Figura 1.10: Esquema lógico general de un circuito secuencial. También se muestra la

diferencia esencial entre los circuitos de Moore y los de Mealy.

A la hora de hablar de circuitos secuenciales, suele hacerse una clasificación en dos

tipos principales según el modo en que se calculan las salidas en función del estado y de
las entradas. A estos dos tipos de circuitos se les denomina, respectivamente, de Moore
y de Mealy. En los circuitos de Moore, la salida en cada instante puede computarse
única y exclusivamente a partir del estado del circuito, sin necesidad de tener en cuenta
las entradas. Así, las entradas provocan los cambios de estado, y sólo a través de este
cambio influyen en las salidas. En los de Mealy, por el contrario, en cada instante la
salida depende simultáneamente del estado del circuito y del valor de las entradas. En
la figura 1.10 se resume la diferencia entre ambos tipos de circuitos: como puede obser-
varse, sólo en los circuitos de tipo Mealy la función de salida depende de las entradas.
Ambos tipos de circuito son igual de potentes, ya que para cualquier autómata de Mealy
existe un autómata de Moore equivalente, y viceversa.
Otra clasificación de los circuitos secuenciales dependerá del tipo de biestables con
los que se implementen. Si se implementan con latches (es decir, carecen de señal de
reloj), entonces se denominarán asíncronos. Si, por el contrario, se implementan con
flip-flops que comparten una misma señal de reloj, entonces se denominarán síncronos
(estos serán los circuitos secuenciales en los que nos centraremos).

1.4.2 Fases en el diseño/síntesis de un circuito secuencial

Nos centraremos en el diseño de circuitos secuenciales síncronos utilizando única-
mente autómatas de Moore. En general, cuando abordemos el diseño de un sistema
digital, lo haremos en una serie de pasos, que a continuación resumimos y que poste-
riormente aclararemos con un ejemplo:

1. Especificación verbal: se trata de resumir con palabras el funcionamiento desea-

do para el circuito. Es la especificación previa de los requisitos que queremos que
cumpla.

2. Especificación del autómata: una vez especificado el comportamiento deseado

verbalmente, tenemos que formalizarlo. Para ello se utiliza un diagrama de esta-
dos especial, denominado autómata (en concreto, el denominado autómata finito
determinista o AFD). Este autómata, básicamente, sirve para representar gráfi-
camente los posibles estados del sistema, la función de transición (es decir, los
cambios de estado ante cada combinación de estado y entrada actuales) y la fun-
ción de salida (es decir, el valor de la salida correspondiente a cada estado, en el
caso de tratarse de un autómata de Moore).

10
 1.4. DISEÑO/SÍNTESIS DE UN CIRCUITO SECUENCIAL

3. Minimización del autómata obtenido: puede ocurrir que la especificación inicial

del autómata sea correcta (es decir, lleve a cabo la tarea a realizar perfectamente),
pero pueda conseguirse el mismo comportamiento con un autómata equivalente
con menor número de estados. En ese caso, nos interesará hallar el AFD mínimo
equivalente, con el fin de reducir la circuitería que posteriormente será necesaria.
Dejaremos el estudio de las técnicas de minimización de autómatas para cursos
posteriores, puesto que en este curso trabajaremos con autómatas lo suficiente-
mente simples como para no tener que preocuparnos por su minimización.

4. Codificación de estados: una vez que conocemos el total de estados distintos en

los que se podrá encontrar nuestro circuito, podemos decidir el número de bies-
tables necesarios para codificarlos. En concreto, si el autómata tiene M estados,
necesitaremos n = dlog2 Me biestables. En esta etapa a cada estado le asociaremos
una combinación de n bits. Esta asignación de estados se puede hacer al azar o
buscando que el número de puertas necesarias en el circuito resultante sea mínimo
a través de un conjunto de reglas que no veremos en esta asignatura por falta de
tiempo.

5. Determinación de las funciones de entrada de los biestables: El estado del au-

tómata se almacena en varios biestables según la codificación decidida en el paso
previo. Dependiendo del tipo de los biestables utilizados, cada uno de ellos tendrá
una o dos entradas para permitir controlarlo. En este paso se determinan las fun-
ciones lógicas combinacionales que controlarán dichas entradas. Estas funciones,
en conjunto, implementan la función de transición.

6. Minimización de los circuitos lógicos combinacionales: una vez determinadas

las funciones de entrada de los biestables y la función de salida (que se determinó
al especificar el autómata), podemos minimizarlas (ya que son circuitos combi-
nacionales normales y corrientes). Con ello obtenemos las expresiones con la que
implementaremos dichas partes del circuito.

7. Implementación del circuito: finalmente, sólo nos queda utilizar los n biestables
(que estarán todos conectados a una misma señal de reloj) y las expresiones obte-
nidas en el último paso para dibujar el circuito final, siguiendo la estructura de la
figura 1.10.

1.4.3 Ejemplo de diseño/síntesis de un circuito secuencial con flip-flops tipo D

En este apartado diseñaremos un circuito de ejemplo siguiendo el procedimiento
indicado en el apartado anterior. El circuito que diseñaremos será un detector de una
secuencia particular de bits, que se conectaría en una línea de comunicaciones serie
de forma que activaría una señal cada vez que detecte la secuencia (podría usarse algo
parecido, por ejemplo, para detectar un determinado carácter con un significado especial
en la conexión).

Paso 1: Especificación verbal

«Diseñar un circuito secuencial con una única entrada X y una única salida S. El
circuito debe de detectar la aparición de tres unos consecutivos en su línea de entrada
X (es decir, debe detectar cuando X vale 1 durante tres ciclos seguidos de reloj). En
ese caso deberá mostrar un uno en la salida S. En caso contrario deberá producir un
cero. Si el circuito mostró un uno en la salida en el último paso, entonces debe volver a

11
CAPÍTULO 1. SISTEMAS DIGITALES SECUENCIALES

comenzar a contar unos en la entrada, y no volver a mostrar otro uno en la salida hasta
que cuente otros tres unos en la entrada. Realizar el diseño utilizando flip-flops tipo D
disparados por flanco ascendente.»

Paso 2: Especificación del autómata

En este caso el autómata de Moore que recoge el funcionamiento deseado para el
circuito es el mostrado en la figura 1.11. Se utiliza un círculo para cada estado Esti , se
especifica la salida asociada a cada estado por tratarse de un autómata de Moore (función
de salida), y se especifican mediante flechas las transiciones entre estados asociadas a
cada entrada (función de transición). En las tablas 1.8 se recoge la misma información
que en el diagrama pero mostrada en forma tabular.

Figura 1.11: Autómata finito determinista del circuito detector de secuencias de tres
unos.

Estado actual Entrada (X) Estado siguiente

Est0 0 Est0
Estado actual Salida (S)
Est0 1 Est1
Est1 0 Est0 Est0 0
Est1 1 Est2 Est1 0
Est2 0 Est0 Est2 0
Est2 1 Est3 Est3 1
Est3 0 Est0
Est3 1 Est1

Tabla 1.8: Tabla de transición entre estados y función de salida para el ejemplo explica-
do.

Paso 3: Minimización del autómata obtenido

El estudio de las técnicas de minimización de autómatas es objeto de otras asigna-
turas. Además, en este caso el autómata ya es mínimo, por lo que no sería necesario
simplificarlo.

Paso 4: Codificación de estados

Calculamos el número de biestables necesarios y asignamos una combinación de
bits a cada estado. En este caso, al haber 4 estados, es suficiente con 2 biestables cuyas

12
 1.4. DISEÑO/SÍNTESIS DE UN CIRCUITO SECUENCIAL

salidas serán Q0 y Q1 (ya que 4 ≤ 22 ). Utilizaremos la codificación en binario natural

(Est0 = 00, Est1 = 01, Est2 = 10, Est3 = 11).
Una vez realizada la codificación de estados, el siguiente paso es reescribir dicha
tabla haciendo uso de la codificación elegida tal y como se muestra en la tabla 1.9. Ob-
sérvese que diferenciamos el estado futuro (Q∗i ) del actual (Qi ) utilizando un asterisco.

Q1 Q0 X Q∗1 Q∗0
0 0 0 0 0
Q1 Q0 S
0 0 1 0 1
0 1 0 0 0 0 0 0
0 1 1 1 0 0 1 0
1 0 0 0 0 1 0 0
1 0 1 1 1 1 1 1
1 1 0 0 0
1 1 1 0 1

Tabla 1.9: Tabla de transición entre estados y función de salida con los estados ya codi-
ficados para el ejemplo explicado.

Paso 5: Determinación de las funciones de entrada de los biestables

Una vez que se ha decidido cómo codificar los estados, debemos de determinar cuá-
les deben ser las entradas de los biestables en cada momento para conseguir que se
produzcan los cambios de estado que deseamos. Para ello, es necesario recordar cómo
funciona el tipo de biestable que estemos utilizando.
En el caso de utilizar flip-flops tipo D, este paso es trivial, ya que estos biestables
almacenan directamente el valor que reciben a su entrada (cuando se produce el flanco
de reloj). El resultado para nuestro ejemplo, si llamamos D1 y D0 a las entradas de
los flip-flops Q1 y Q0 respectivamente, se muestra en la tabla 1.10. Obsérvese que no
es necesario realizar una nueva tabla, sino que se pueden añadir nuevas columnas a la
tabla 1.9.

Q1 Q0 X Q∗1 Q∗0 D1 D0
0 0 0 0 0 0 0
0 0 1 0 1 0 1
0 1 0 0 0 0 0
0 1 1 1 0 1 0
1 0 0 0 0 0 0
1 0 1 1 1 1 1
1 1 0 0 0 0 0
1 1 1 0 1 0 1

Tabla 1.10: Cálculo de los valores de las entradas de excitación de los dos flip-flops tipo
D.

13
CAPÍTULO 1. SISTEMAS DIGITALES SECUENCIALES

Paso 6: Minimización de los circuitos lógicos combinacionales

La figura 1.12 muestra la simplificación de los circuitos que implementarán la fun-
ción de transición (D1 y D0 ) y la de salida (S).

Q1 Q0 Q1 Q0 Q1
00 01 11 10 00 01 11 10 0 1
0
0
0 2
0 6
0 4
0 0
0
0 2
0 6
0 4
0 0
0
0 2
0
X X Q0
1
1
0 3
1 7
0 5
1 1
1
1 3
0 7
1 5
1 1
1
0 3
1
(a) Simplificación de D1 (b) Simplificación de D0 (c) Simplificación de S

Figura 1.12: Simplificación de las entradas de los flip-flops tipo D y de la función de

salida.

Con flip-flops tipo D, el resultado de la simplificación sería:

D1 = Q1 · Q0 · X + Q1 · Q0 · X
D0 = Q1 · X + Q0 · X
S = Q1 · Q0

Paso 7: Implementación del circuito

Ya sólo nos queda dibujar el circuito con biestables y puertas lógicas. La figura 1.13
muestra cómo queda dicha implementación utilizando flip-flops tipo D activos en flanco
ascendente.
Finalmente, en la figura 1.14 mostramos un cronograma de ejemplo de funciona-
miento del circuito, para una determinada secuencia de entrada. Si miramos los valores
binarios de las señales, superpuestos sobre el cronograma, podemos observar cómo el
valor de la entrada se lee en los instantes marcados por los flancos activos de la señal de
reloj (en este caso el ascendente), mientras que los valores del estado y la salida pueden
leerse a lo largo de todo el ciclo que comienza en ese momento, hasta que cambien (si
cambian) en el siguiente flanco activo. Por simplicidad, en el cronograma se supone que
ningún componente del circuito introduce retardo.

1.4.4 Ejemplo de diseño/síntesis de un circuito secuencial con flip-flops tipo J-K

En el caso de utilizar un tipo de flip-flop diferente al tipo D, la determinación de las
funciones de entrada de los biestables (paso 5) será ligeramente más complicada, y el
resultado de los pasos siguientes también cambiará.

Paso 5: Determinación de las funciones de entrada de los biestables

El funcionamiento de cada biestable viene dado por su tabla de excitación. Esas
tablas nos dicen qué entrada hay que proporcionarle al biestable según el estado en que
se encuentre para que se almacene en él el estado que deseemos. Para los flip-flops
tipo J-K podemos consultar la tabla 1.11. Hay que tener en cuenta que, a diferencia
de los flip-flops tipo T o tipo D, cada flip-flop tipo J-K tendrá dos entradas. Es fácil

14
 1.4. DISEÑO/SÍNTESIS DE UN CIRCUITO SECUENCIAL

Figura 1.13: Implementación del circuito utilizando flip-flops tipo D.

Figura 1.14: Cronograma de ejemplo mostrando el funcionamiento dinámico del cir-

cuito.

15
CAPÍTULO 1. SISTEMAS DIGITALES SECUENCIALES

Q → Q∗ J K
0→0 0 —
0→1 1 —
1→0 — 1
1→1 — 0

Tabla 1.11: Determinación del valor de la entrada de un flip-flop tipo J-K en función del
estado actual y del estado deseado.

construir mentalmente estas tablas si se entiende el funcionamiento del tipo de biestable

que usemos.

Con esta información, podemos construir una nueva tabla a partir de la tabla 1.9,
añadiéndole una columna por cada entrada de los flip-flops (J1 , K1 , J0 y K0 ) en las
que mostraremos los valores de las entradas de excitación de los flip-flops a usar en la
síntesis del circuito.

Para calcular el valor de cada una de las nuevas celdas, es suficiente con mirar el
estado actual y el estado siguiente de la misma fila. Por ejemplo, si el estado actual
es Q1 Q0 = 10 y la entrada X = 0, el estado siguiente debe ser Q∗1 Q∗0 = 00. Eso quiere
decir que el flip-flop Q1 debe de pasar de almacenar un 1 a un 0, lo cual lo podemos
conseguir de dos maneras: asignando J1 = 0 y K1 = 1, o bien J1 = 1 y K1 = 1. O lo que
es lo mismo, como se puede ver en la tabla 1.11, no nos importa el valor de J1 y el valor
de K1 debe de ser 1. Con un razonamiento análogo se determina que, para esta fila, el
valor de J0 debe de ser 0 y el de K0 es irrelevante.

El resultado final se muestra en 1.12.

Q1 Q0 X Q∗1 Q∗0 J1 K1 J0 K0
0 0 0 0 0 0 – 0 –
0 0 1 0 1 0 – 1 –
0 1 0 0 0 0 – – 1
0 1 1 1 0 1 – – 1
1 0 0 0 0 – 1 0 –
1 0 1 1 1 – 0 1 –
1 1 0 0 0 – 1 – 1
1 1 1 0 1 – 1 – 0

Tabla 1.12: Cálculo de los valores de las entradas de excitación de los dos flip-flops tipo
J-K.

16
 1.5. CÁLCULO DE LA FRECUENCIA MÁXIMA DE OPERACIÓN DE UN
CIRCUITO SECUENCIAL

Q1 Q0 Q1 Q0 Q1 Q0
00 01 11 10 00 01 11 10 00 01 11 10
0 0 0 - - 0 - - 1 1 0 0 - - 0
0 2 6 4 0 2 6 4 0 2 6 4
X X X
1 0 1 - - 1 - - 1 0 1 1 - - 1
1 3 7 5 1 3 7 5 1 3 7 5

(a) Simplificación de J1 (b) Simplificación de K1 (c) Simplificación de J0

Q1 Q0 Q1
00 01 11 10 0 1
0 - 1 1 - 0 0 0
0 2 6 4 0 2
X Q0
1 - 1 0 - 1 0 1
1 3 7 5 1 3

(d) Simplificación de K0 (e) Simplificación de S

Figura 1.15: Simplificación de las entradas de los flip-flops J-K y de la función de

salida.

Paso 6: Minimización de los circuitos lógicos combinacionales

La simplificación para el caso de utilizar flip-flops tipo J-K se muestra en la figu-
ra 1.15. El resultado sería:

J1 = Q0 · X
K1 = X + Q0
J0 = X
K0 = X + Q1
S = Q1 · Q0

Paso 7: Implementación del circuito

El circuito resultante se muestra en la figura 1.16.

1.5 CÁLCULO DE LA FRECUENCIA MÁXIMA DE OPERACIÓN DE UN CIR-

CUITO SECUENCIAL

Por último, es importante reflexionar sobre la frecuencia máxima de operación que

puede tolerar un circuito secuencial síncrono. En principio, esta frecuencia máxima de-
penderá directamente del retardo introducido por sus componentes. La clave está en
que desde un cambio de señal de reloj hasta el siguiente, las señales de entrada de los
flip-flops deben ser estables, y por tanto el tiempo de ciclo debe ser lo suficientemen-
te grande para que el valor de los estados se propague de nuevo a la entrada de los
flip-flops.
La mejor manera de verlo es con un ejemplo. Si suponemos retardos despreciables
para las conexiones, de 10 ns para las puertas lógicas AND y OR, y 20 para los flip-flops
tipo D, y observando el diagrama del circuito anterior usando flip-flops tipo D, mostrado
en la figura 1.13 nos daremos cuenta de que, como mínimo, desde que comienza un
nuevo ciclo las señales de la entrada actual y el estado anterior atravesarán un nivel de

17
CAPÍTULO 1. SISTEMAS DIGITALES SECUENCIALES

J Q S
Q0
K Q

J Q
Q1
K Q

CLK

Figura 1.16: Implementación del circuito utilizando flip-flops tipo J-K.

flip-flops, un nivel de puertas AND y otro de puertas OR antes de que las entradas de
los flip-flops queden de nuevo estables (nuevo estado siguiente). Las distintas puertas
y flip-flops de cada tipo operan en paralelo entre sí. La salida, al calcularse en paralelo
con los anteriores, no introduce retardo adicional. Así, el retardo total para actualizarse
el estado será: 20 ns (flip-flop) + 10 ns (AND) + 10 ns (OR) = 40 ns.
Por tanto, 40 ns es el tiempo mínimo que debemos dejar transcurrir desde que co-
mienza el ciclo hasta que se produzca el próximo flanco activo de la señal de reloj, pues-
to que si no, la actualización del estado no se realizará de forma correcta. Por tanto, la
frecuencia máxima de operación sería de: 401ns = 40×10 1 9
−9 s = 0,025×10 Hz = 25 MHz.

18
 1.6. EJERCICIOS: CIRCUITOS SECUENCIALES

1.6 EJERCICIOS: CIRCUITOS SECUENCIALES

1. Obtener la tabla de verdad para la determinación del valor de la entrada de un

biestable S-R en función del estado actual y del estado siguiente, similar a la
tabla 1.11 para el biestable tipo J-K.
2. (*) Dado el circuito siguiente, correspondiente a un sistema secuencial síncrono
tipo Moore, complete el cronograma sabiendo que se parte del estado inicial Q0 =
0 y que los biestables de la memoria de estado se cargan en flanco descendente.
Clk es la señal de reloj de los biestables, E es la entrada y S la salida. Supóngase
que no se genera retardo alguno en las puertas lógicas ni biestables.

E Q0 Q0'

D0 Q0

Q0

Clk

Clk

D0

Q0

3. Dado el circuito que se muestra a la izquierda, complete el cronograma de la

derecha y calcule la frecuencia máxima del circuito, justificando la respuesta.
Suponga que el retardo de una puerta AND u OR es de 10 ns y el de un flip-flop
es de 30 ns.

CLK
D Q Y
A A
X
B Q B
C C
J Q Z X
Y
K Q
Z
CLK

19
CAPÍTULO 1. SISTEMAS DIGITALES SECUENCIALES

4. (*) Dibujar el cronograma y obtener la secuencia de cuenta del contador de la

figura:

QA QB QC

D Q D Q D Q

Q Q Q

CLK

¿Cuál es la frecuencia máxima de funcionamiento si el retraso de un biestable es

de 40 ns, el de una puerta OR 20 ns y el de una XOR 25 ns?

5. Obtener la tabla de estados y salidas del circuito de la figura (es decir, obtener el
autómata que lo describe).

E D Q S

CLK

6. (*) El siguiente autómata de Moore expresa el funcionamiento requerido para un

circuito secuencial síncrono que implementa un controlador de un sistema de tres
luces (L1 L2 L3) que se van encendiendo sucesivamente de izquierda a derecha
y de derecha a izquierda, del modo indicado. Se observa que el autómata tiene
una sola entrada E, que hace la función de reset, de modo que mientras vale 0
el sistema opera en el modo cíclico habitual anteriormente indicado, pero que
cuando vale uno fuerza al sistema a colocarse en su estado inicial (L1 encendido
y L2 y L3 apagados).

20
 1.6. EJERCICIOS: CIRCUITOS SECUENCIALES

Se pide construir el circuito secuencial síncrono simplificado que implemente di-

cho autómata, utilizando flip-flops tipo J-K, activos en el flanco descendente.

7. Repetir el ejercicio anterior, pero cambiando el controlador para un sistema de 4

luces (en lugar de 3), que siga la misma regla de funcionamiento (de izquierda a
derecha y viceversa, también con una señal de reset). Utilizar biestables tipo T en
lugar de J-K.

8. (*) Diseñe un circuito secuencial síncrono con tres entradas (E2 , E1 y E0 ) y una
salida (S), y en el que la salida se activará (valdrá 1) si el valor de las tres entradas
ha coincidido durante los tres últimos ciclos. Es decir, si Ei (t) es el valor de la
entrada Ei al comienzo del ciclo t, S valdrá 1 en el ciclo t si y sólo si E0 (t) =
E1 (t) = E2 (t), E0 (t − 1) = E1 (t − 1) = E2 (t − 1) y E0 (t − 2) = E1 (t − 2) = E2 (t −
2).

a) Dibuje el autómata que modela el comportamiento del circuito, incluyendo

para cada estado el valor de la salida.
b) Realice la asignación de estados que crea conveniente y obtenga las expre-
siones minimizadas de las funciones de transición y de salida.
c) Dibuje el circuito que implementa el autómata usando solo puertas NAND
y biestables tipo D disparados por flanco descendente.
d) Calcule la frecuencia máxima a la que puede operar el circuito resultante. El
retardo de las puertas NAND es de 15 ns y el de los biestables es de 50 ns.

9. Diseñar un circuito secuencial síncrono, utilizando flip-flops tipo D, sin variables

de entrada (excepto el reloj), tal que tome como salida, sucesivamente, los valores
0, 1, 2 y 3 en binario natural (es decir, 00, 01, 10 y 11; es un contador síncrono de
2 bits, o lo que es lo mismo, de 4 estados).

10. (*) Implementar un flip-flop tipo D activo por flanco ascendente a partir de uno
tipo T activo por flanco descendente y el mínimo número de puertas NOR (no hay
disponibles puertas NOT).

11. Dibujar el cronograma y obtener la secuencia de cuenta del contador de la figura:

21
CAPÍTULO 1. SISTEMAS DIGITALES SECUENCIALES

Q1 Q2 Q3 Q4

1 1
J Q J Q J Q J Q

K Q 1 K Q K Q 1 K Q

CLK

¿Cuál es la frecuencia máxima de funcionamiento si el retraso de un biestable J-K

es de 40 ns y el de una puerta NAND 20 ns?
12. El autómata de Moore de la siguiente figura expresa el funcionamiento requerido
para un circuito secuencial síncrono que implementará un contador ascenden-
te/descendente de tres estados. Se observa que el circuito debe tener dos entradas,
S y B (de Sube y Baja, respectivamente), y como salida un valor binario natural
de dos bits, X1 y X0 .

Cuando las entradas S y B valgan ambas cero, el circuito no cambia de estado.

Cuando S valga uno y B cero, entonces el número de estado se aumenta en una
unidad, salvo que ya estemos en el estado más alto (de 00 se pasa a 01, de 01 a
10, y si estamos en 10 permanecemos en él). Si B vale uno y S cero, entonces el
estado se decrementa, salvo que ya estemos en el estado más bajo (de 10 se pasa
a 01, de 01 se pasa a 00, y si estamos en 00 permanecemos en él). La entrada
S=B=1 no está permitida.

Construir el circuito secuencial síncrono simplificado que implemente dicho

autómata, utilizando flip-flops tipo T, activos en el flanco descendente.
Rellenar el siguiente cronograma de funcionamiento:

13. Dado el sistema secuencial síncrono que se muestra a continuación se pide:

22
 1.6. EJERCICIOS: CIRCUITOS SECUENCIALES

a) Rellenar el siguiente cronograma:

Reloj

D0

D1

Q1

Q0

b) Obtener el autómata de Moore que modela el comportamiento del circuito,

sabiendo que, inicialmente, ambos biestables tienen salida 0.

c) Calcular la frecuencia máxima a la que puede funcionar el circuito supo-

niendo un retardo de 20 ns para los biestables, 5 ns para las puertas NOT, 15
para las puertas XOR y 10 ns para las puertas AND y para las puertas OR.

14. Obtener los estados del registro de 5 bits mostrado (inicialmente 00000), para las
señales de reloj (CLK) y entrada de datos (IN) indicadas.

23
CAPÍTULO 1. SISTEMAS DIGITALES SECUENCIALES

1.7 SOLUCIÓN A EJERCICIOS SELECCIONADOS

2. Simulando las entradas (E y Q0 ), rellenamos la tabla de la función de transición

y la de salida. D0 se deduce por su ecuación que es:

D0 = Ē + E × Q̄0
.
Para rellenar D0 , aplicamos la ecuación que nos dice que cuando E sea igual a 0,
D0 será siempre 1 y cuando E sea igual a 1 habrá que mirar el valor de Q̄0 .

Q0 E Q∗0 = D0 S
0 0 1 0
0 1 1 0
1 0 1 0
1 1 0 1

Si deseamos deducir un autómata finito con este comportamiento (para rellenar

más fácilmente el cronograma), sería:

1,0 0
Q0 / 1 1 Q1 / 0

El cronograma queda:

24
 1.7. SOLUCIÓN A EJERCICIOS SELECCIONADOS

Clk

D0

Q0

Para ser más correctos, todas las señales deberían reflejar un cierto retardo debido
al tiempo de respuesta de los componentes, pero no lo pide el enunciado.

4. Del circuito obtenemos las siguientes ecuaciones del estado siguiente:

Q∗ A = QA
Q∗ B = QA ⊕ QB = QA ⊕ QB
Q∗C = (QA + QB ) ⊕ QC = QA QB QC + QA QC + QB QC

Reloj

QA

QB

QC

Se trata, por tanto, de un contador binario de 3 bits cuya cuenta es: 0-1-2-3-4-5-
6-7.
La frecuencia máxima de funcionamiento viene determinada por el camino más
largo desde que se produce el flanco activo del reloj (flanco ascendente) hasta
que las salidas de los biestables y las entradas de excitación de los mismos están
estables. En nuestro caso, el camino más largo es la entrada D del biestable cuya
salida es QC .

Tmin = TFF + TOR + TXOR = 40 + 20 + 25 = 85ns

1 1000
fmax = = × 106 Hz = 11,76MHz
Tmin 85

6. Dado que tenemos 4 estados, necesitaremos dos flip-flops para codificarlos (Q0 y
Q1 ). Utilizaremos la siguiente codificación para los estados:

Estado Q0 Q1
q0 0 0
q1 0 1
q2 1 0
q3 1 1

25
CAPÍTULO 1. SISTEMAS DIGITALES SECUENCIALES

Tendremos tres funciones de salida (o una función de 3 bits) cuya tabla de verdad
será:

Q0 Q1 L1 L2 L3
0 0 1 0 0
0 1 0 1 0
1 0 0 0 1
1 1 0 1 0

Y la tabla de la función de transición (Q∗0 y Q∗1 ) y las entradas de los dos biestables
(J0 , K0 , J1 y K1 ) será:

Q0 Q1 E Q∗0 Q∗1 J0 K0 J1 K1
0 0 0 0 1 0 — 1 —
0 0 1 0 0 0 — 0 —
0 1 0 1 0 1 — — 1
0 1 1 0 0 0 — — 1
1 0 0 1 1 — 0 1 —
1 0 1 0 0 — 1 0 —
1 1 0 0 0 — 1 — 1
1 1 1 0 0 — 1 — 1

Las expresiones simplificadas de las funciones de salida serán:

L1 = Q0 Q1
L2 = Q0 Q1 + Q0 Q1 = Q1
L3 = Q0 Q1

El siguiente paso es la simplificación de las funciones de las entradas de los bies-

tables J-K. Las simplificaciones se muestran en la figura 1.17 y los resultados
obtenidos son los siguientes:

J0 = Q1 E K0 = Q1 + E J1 = E K1 = 1

Con lo que el circuito resultante usando puertas AND, OR y NOT será:

26
 1.7. SOLUCIÓN A EJERCICIOS SELECCIONADOS

Q0 Q1 Q0 Q1
00 01 11 10 00 01 11 10
0
0
0 2
1 6
X 4X 0
0
X 2X 6
1 4
0
E E
1
1
0 3
0 7
X 5X 1
1
X 3X 7
1 5
1

(a) Simplificación de J0 (b) Simplificación de K0

Q0 Q1 Q0 Q1
00 01 11 10 00 01 11 10

0
0
1 2
X 6X 4
1 0
0
X 2
1 6
1 4
X
E E
1
1
0 3
X 7X 5
0 1
1
X 3
1 7
1 5
X

(c) Simplificación de J1 (d) Simplificación de K1

Figura 1.17: Simplificación de las entradas de los biestables J-K para el autómata de
control del sistema de tres luces.

J Q
Q0
K Q L1

L2
J Q
L3
Q1
1 K Q

CLK

8. a) Necesitaremos 4 estados para representar la siguiente información:

q0 : no ha habido coincidencia en el ciclo anterior.

q1 : ha habido coincidencia en el ciclo anterior pero no en el previo.
q2 : ha habido coincidencia en los dos ciclos anteriores pero no en el previo.
q3 : ha habido coincidencia en los tres ciclos anteriores.

Con estos estados, el autómata para el circuito sería el siguiente:

27
CAPÍTULO 1. SISTEMAS DIGITALES SECUENCIALES

Obsérvese que lo único importante de las entradas es si coinciden o no, por

lo que podríamos implementar un autómata con una sola entrada si realizá-
ramos una comparación antes de calcular la función de transición, de forma
que la entrada del autómata fuera 0 para entradas no coincidentes y 1 para
entradas coincidentes (o viceversa).
b) Para codificar los 4 estados, necesitaremos 2 flip-flops tipo D cuyas sali-
das serán Q0 y Q1 . Como codificación de estados usaremos la usual: q0 =
00, ..., q3 = 11.

Q1 Q0 E2 E1 E0 Q∗1 = D1 Q∗0 = D0
0 0 0 0 0 0 1
0 0 1 1 1 0 1
0 0 X X X 0 0
Q1 Q0 S
0 1 0 0 0 1 0
0 1 1 1 1 1 0 0 0 0
0 1 X X X 0 0 0 1 0
1 0 0 0 0 1 1 1 0 0
1 0 1 1 1 1 1 1 1 1
1 0 X X X 0 0
1 1 0 0 0 1 1
1 1 1 1 1 1 1
1 1 X X X 0 0

S = Q1 Q0
El mapa de Karnaugh para D1 es:

E1 E0 (E2 = 0) E1 E0 (E2 = 1)
00 01 11 10 00 01 11 10

00
0
0 4
0 12
0 8
0 00
16
0 0
20 28
0 24
0
01
1
1 5
0 13
0 9
0 01
17
0 0
21 29
1 25
0
Q1 Q0 Q1 Q0
11
3
1 7
0 15
0 11
0 11
19
0 0
23 31
1 27
0
10
2
1 6
0 14
0 10
0 10
18
0 0
22 30
1 26
0

D1 = Q1 · E2 · E1 · E0 + Q0 · E2 · E1 · E0 + Q1 · E2 · E1 · E0 + Q0 · E2 · E1 · E0
El mapa de Karnaugh para D0 es:

28
 1.7. SOLUCIÓN A EJERCICIOS SELECCIONADOS

E1 E0 (E2 = 0) E1 E0 (E2 = 1)
00 01 11 10 00 01 11 10
00
0
1 4
0 0
12 8
0 00
16
0 0
20
1
28 24
0
01
1
0 5
0 0
13 9
0 01
17
0 0
21
0
29 25
0
Q1 Q0 Q1 Q0
11
3
1 7
0 0
15 11
0 11
19
0 0
23
1
31 27
0
10
2
1 6
0 0
14 10
0 10
18
0 0
22
1
30 26
0

D0 = Q1 · E2 · E1 · E0 + Q0 · E2 · E1 · E0 + Q1 · E2 · E1 · E0 + Q0 · E2 · E1 · E0
c) Transformamos las expresiones de las funciones de salida y transición usan-
do las leyes de De Morgan:

S = Q1 Q0 = Q1 Q0

D1 = Q1 · E2 · E1 · E0 + Q0 · E2 · E1 · E0 + Q1 · E2 · E1 · E0 + Q0 · E2 · E1 · E0 =
= Q1 · E2 · E1 · E0 + Q0 · E2 · E1 · E0 + Q1 · E2 · E1 · E0 + Q0 · E2 · E1 · E0 =
= (Q1 · E2 · E1 · E0 ) · (Q0 · E2 · E1 · E0 ) · (Q1 · E2 · E1 · E0 ) · (Q0 · E2 · E1 · E0 )

D0 = Q1 · E2 · E1 · E0 + Q0 · E2 · E1 · E0 + Q1 · E2 · E1 · E0 + Q0 · E2 · E1 · E0 =
= Q1 · E2 · E1 · E0 + Q0 · E2 · E1 · E0 + Q1 · E2 · E1 · E0 + Q0 · E2 · E1 · E0 =
= (Q1 · E2 · E1 · E0 ) · (Q0 · E2 · E1 · E0 ) · (Q1 · E2 · E1 · E0 ) · (Q0 · E2 · E1 · E0 )

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CAPÍTULO 1. SISTEMAS DIGITALES SECUENCIALES

d) El retardo máximo viene dado por el tiempo de respuesta del biestable más
el tiempo necesario para propagar los nuevos valores a través de los dos
niveles de puertas NAND, el tiempo mínimo de ciclo será:

tmin = 50 + 15 + 15 = 80 ns
Por tanto, la frecuencia máxima será de 12.5 MHz. Nótese, en cualquier ca-
so, que para alcanzar esta frecuencia máxima de funcionamiento las entradas
Ei tendrán que estar disponibles al menos 15+15+15 = 45 ns antes del flan-
co activo de la señal de reloj (debido a la tres etapas de puertas NAND situa-
das a la entrada) y la salida no estará disponible hasta 50 + 15 + 15 = 80 ns
después del mismo (debido al biestable y a las dos etapas de puertas NAND
situadas justo a la salida).
10. Escribimos en primer lugar la tabla de excitación del flip-flop D y vemos las
entradas que habría que dar al flip-flop T para emular ese comportamiento:

D Q Q∗ T
0 0 0 0
0 1 0 1
1 0 1 1
1 1 1 0

Obtenemos, simplificando por ceros, que

T = (D + Q) × (D̄ + Q̄) = (D + Q) × (D̄ + Q̄) = (D + Q) + (D̄ + Q̄)

y el circuito resultante es el siguiente:

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