Clase - 6 - Código Secuencial en VHDL

Código secuencial en VHDL [2]
Sistemas Digitales Avanzados
Universidad Técnica Particular de Loja

Prof: Diego Barragán Guerrero
Oct. 2014 - Feb. 2015
Sistemas Digitales Avanzados (UTPL) IET Oct. 2014 - Feb. 2015 1 / 39

Introducción
VHDL es por naturaleza concurrente, mas puede contener secciones de

códico secuencial.
El código secuencial se ejecuta dentro de PROCESS, FUNCTION y
PROCEDURES.
Se dará énfasis a PROCESS.
Tener en cuenta que estas estructuras secuenciales son concurrente con
otras secciones de código fuera de estas estructuras.
El código secuencial también se conoce como código comportamental
(behavioral code).
Sentencias secuenciales: IF, WAIT, CASE y LOOP.

PROCESS
Sección secuencial de VHDL.

Contiene IF, WAIT, CASE o LOOP.
Contiene una lista sensitiva.
El procesos se ejecuta en cada cambio de la señal en la lista sensitiva.
En la parte declarativa del proceso se puede declarar variables.
Los valores iniciales de las variables no son sintetizables.

DFF con reset ası́ncrono
Código VHDL
LIBRARY ieee;
USE ieee.std_logic_1164.all;
--------------------------------------
ENTITY dff IS
PORT (d, clk, rst: IN STD_LOGIC;
q: OUT STD_LOGIC);
END dff;
--------------------------------------
ARCHITECTURE behavior OF dff IS
BEGIN
PROCESS (clk, rst) BEGIN
IF (rst=’1’) THEN
q <= ’0’;
ELSIF (clk’EVENT AND clk=’1’) THEN
q <= d;
END IF;
END PROCESS;
END behavior;

DFF con reset ası́ncrono
Figura: Test Bench.

Tarea
En el Test Bench anterior el valor de ’q’ inicialmente aparece como U (uni-

nitialized) y es mostrado de color naranja, manteniéndose ası́ justo antes
del primer flanco de reloj. Modifique el código precedente para trabajar con
tipos de dato BIT en lugar de STD LOGIC y comente el resultado del valor
’q’ en relación al mostrado en la gráfica anterior.

Señales y Variables
SIGNAL VARIABLE
Declarada en PACKAGE, ENTITY o Declara en PROCESS.
ARCHITECTURE. Es local.
Es global. Actualización inmediata.
Actualización al finalizar el Asignación con :=
proceso.
Asignación com <=

IF
Sentencia usada en PROCESS, FUNCTION o PROCEDURE.
Código VHDL
IF (x<y) THEN temp:="11111111";
ELSIF (x=y AND w=’0’) THEN temp:="11110000";
ELSE temp:=(OTHERS =>’0’);
Ejemplo: contador de un dı́gito.
Figura: Diagrama del contador del ejemplo.

Ejemplo: contador
Código VHDL
LIBRARY ieee;
---------------------------------------------
ENTITY counter IS
PORT (clk : IN STD_LOGIC;
digit : OUT INTEGER RANGE 0 TO 9);
END counter;
---------------------------------------------
ARCHITECTURE counter OF counter IS BEGIN
count: PROCESS(clk)
VARIABLE temp : INTEGER RANGE 0 TO 10;
BEGIN
IF (clk’EVENT AND clk=’1’) THEN temp := temp + 1;
IF (temp=10) THEN temp := 0;
END IF;
END IF;
digit <= temp;
END PROCESS count;
END counter;
Ejemplo: contador
Figura: Test Bench contador.

Tarea
Modifique el código anterior para usar tipo de dato STD LOGIC VECTOR
y UNSIGNED en lugar de INTEGER. Use tres enfoques: el primero con la
librerı́a numeric std; el segundo con la librerı́a std logic arith y el tercero
con la librerı́a std logic unsigned.

Ejemplo: Shift Register.
Figura: Shift register
Figura: Animación Shift register [1]

LIBRARY ieee; USE ieee.std_logic_1164.all;
--
ENTITY shiftreg IS
GENERIC (n: INTEGER := 4); -- #
PORT (d, clk, rst: IN STD_LOGIC;
q: OUT STD_LOGIC);
END shiftreg;
--
ARCHITECTURE behavior OF shiftreg IS
SIGNAL internal: STD_LOGIC_VECTOR (n-1 DOWNTO 0);
BEGIN
PROCESS (clk, rst)BEGIN
IF (rst=’1’) THEN
internal <= (OTHERS => ’0’);
ELSIF (clk’EVENT AND clk=’1’) THEN
internal <= d & internal(internal’LEFT DOWNTO 1);
END IF;
END PROCESS;
q <= internal(0);
END behavior;
Figura: Test bench.

CASE
Todas las permutaciones deben ser verificadas.

Permite múltiples asignaciones para cada caso a verificar.
Código VHDL
CASE control IS
WHEN "00" => x<=a; y<=b;
WHEN "01" => x<=b; y<=c;
WHEN OTHERS => x<="0000"; y<="ZZZZ";
END CASE;
Código VHDL
WHEN value -- Un solo valor
WHEN value1 to value2 -- rango, para tipos enumerados
WHEN value1 | value2 |... -- valor 1 O valor 2

Ejemplo: DFF con reset ası́ncrono.
Código VHDL
--LIBRARY ieee;
--USE ieee.std_logic_1164.all;
----------------------------------------------
ENTITY dff IS
PORT (d, clk, rst: IN BIT;
q: OUT BIT);
END dff;
----------------------------------------------
ARCHITECTURE dff3 OF dff IS BEGIN
PROCESS (clk, rst) BEGIN
CASE rst IS
WHEN ’1’ => q<=’0’;
WHEN ’0’ =>
IF (clk’EVENT AND clk=’1’) THEN q <= d; END IF;
WHEN OTHERS => NULL; -- No necesario
END CASE;
END PROCESS;
END dff3;

Ejemplo: DFF con reset ası́ncrono.
Figura: Test bench.

Tarea
Simular el ejemplo 6.7 del libro de Pedroni, primera edición.

LOOP.
Loop (bucle) repetido un número fijo de veces. Ambos lı́mites del rango
deben ser estáticos.
Código VHDL
FOR i IN 0 TO 5 LOOP
x(i) <= enable AND w(i+2);
y(0, i) <= w(i);
END LOOP;
Loop repetido hasta que la condición se mantenga.

Código VHDL
WHILE (i < 10) LOOP
WAIT UNTIL clk’EVENT AND clk=’1’;
(other statements)
END LOOP;

LOOP.
EXIT: usado para finalizar el loop.

Código VHDL
FOR i IN data’RANGE LOOP
CASE data(i) IS
WHEN ’0’ => count:=count+1;
WHEN OTHERS => EXIT;
END CASE;
END LOOP;
SKIP: usado para saltar iteraciones del loop.

Código VHDL
FOR i IN 0 TO 15 LOOP
NEXT WHEN i=skip; -- jumps to next iteration
(...)
END LOOP;

Ejemplo: Carry Ripple Adder.
Figura: Carry ripple adder.
sj = aj XOR bj XOR cj
cj+1 = (aj AND bj ) OR (aj AND cj ) OR (bj AND cj )

Código VHDL
LIBRARY ieee;
----------------------------------------------
ENTITY adder IS
GENERIC (length : INTEGER := 4);
PORT ( a, b: IN STD_LOGIC_VECTOR (length-1 DOWNTO 0);
cin: IN STD_LOGIC;
s: OUT STD_LOGIC_VECTOR (length-1 DOWNTO 0);
cout: OUT STD_LOGIC);
END adder;

Código VHDL
ARCHITECTURE adder OF adder IS BEGIN
PROCESS (a, b, cin)
VARIABLE carry : STD_LOGIC_VECTOR (length DOWNTO 0);
BEGIN
carry(0) := cin;
FOR i IN 0 TO length-1 LOOP
s(i) <= a(i) XOR b(i) XOR carry(i);
carry(i+1) := (a(i) AND b(i)) OR (a(i) AND
carry(i)) OR (b(i) AND carry(i));
END LOOP;
cout <= carry(length);
END PROCESS;
END adder;

Figura: Test bench RCA.

Ejemplo: Simple Barrel Shifter.
Figura: Barrel Shifter.

Código VHDL
LIBRARY ieee; USE ieee.std_logic_1164.all;
---------------------------------------------
ENTITY barrel IS
GENERIC (n: INTEGER := 8);
PORT ( inp: IN STD_LOGIC_VECTOR (n-1 DOWNTO 0);
shift: IN INTEGER RANGE 0 TO 1;
outp: OUT STD_LOGIC_VECTOR (n-1 DOWNTO 0));
END barrel;
---------------------------------------------
ARCHITECTURE RTL OF barrel IS BEGIN
PROCESS (inp, shift) BEGIN
IF (shift=0) THEN outp <= inp;
ELSE outp(0) <= ’0’;
FOR i IN 1 TO inp’HIGH LOOP
outp(i) <= inp(i-1);
END LOOP;
END IF;
END PROCESS;
END RTL;
Figura: Test bench.

Tarea
Simular el ejemplo 6.10 del libro de Pedroni, primera edición. Luego,

modificar el código para que la variable ’zeros’ sea del tipo
STD LOGIC VECTOR.

CASE versus IF.
Los siguientes códigos implementan el mismo circuito multiplexor.

Puede usar IF o CASE indistintamente.
Código VHDL
---- With IF: --------------
IF (sel="00") THEN x<=a;
ELSIF (sel="01") THEN x<=b;
ELSIF (sel="10") THEN x<=c;
ELSE x<=d;
---- With CASE: ------------
CASE sel IS
WHEN "00" => x<=a;
WHEN "01" => x<=b;
WHEN "10" => x<=c;
WHEN OTHERS => x<=d;
END CASE;

CASE versus WHEN.
Figura: Comparación When vs. Case

Bibliografı́a
[1] Shift register.

http://goo.gl/fu5vq.
Acceso: 2014-09-16.
[2] V. A. Pedroni.
Circuit Design and Simulation with VHDL.
The MIT Press, 2nd edition, 2010.

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Sección secuencial de VHDL.

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Figura: Test Bench.

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En el Test Bench anterior el valor de ’q’ inicialmente aparece como U (uni-

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Ejemplo: contador de un dı́gito.

Figura: Diagrama del contador del ejemplo.

Figura: Test Bench contador.

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Figura: Shift register

Figura: Animación Shift register [1]

Figura: Test bench.

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Todas las permutaciones deben ser verificadas.

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Figura: Test bench.

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Simular el ejemplo 6.7 del libro de Pedroni, primera edición.

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Loop repetido hasta que la condición se mantenga.

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EXIT: usado para finalizar el loop.

SKIP: usado para saltar iteraciones del loop.

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Figura: Carry ripple adder.

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Figura: Test bench RCA.

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Figura: Barrel Shifter.

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Figura: Test bench.

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Simular el ejemplo 6.10 del libro de Pedroni, primera edición. Luego,

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Los siguientes códigos implementan el mismo circuito multiplexor.

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Figura: Comparación When vs. Case

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[1] Shift register.

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