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SOFTWARE QUARTUS II Y FUNCIONES LÓGICAS

LABORATORIO DE ELECTRONICA III ESCUELA DE
INGENIERIA ELECTRICA Y ELECTRONICA
(septiembre 2020)
Jhon Freddy Montoya (1730660), Jacobo Gartner López (1727554), Johan Andrés Naspiran
Bolaños(1622362).

Grupo 4

Abstract— This practice gets us to have an approach to combinatorial logic circuits, implementing combinatorial logic functions and
comparator circuits, so we use the Quartus tool and Karnaugh maps for get answer.

I. INTRODUCCION
En este documento se presentan los respectivos cálculos de las tablas de verdad, con el fin de implementar los circuitos lógicos de
cada uno de los puntos propuestos en la guía de la Practica 1 del laboratorio de electrónica III, se muestra de igual manera las
simulaciones de cada circuito usando el software QUARTUS II, además de implementar el uso de los mapas de Karnaugh para
simplificar funciones.

Pese a las contingencias que se viven hoy en día, en esta práctica solo toma parte simulada y calculada, se comparan resultados y
se concluye respecto a estos.

II. FUNCIONES LÓGICAS COMBINATORIAS

Se asignará dos funciones lógicas de 4 entradas, las cuales deben ser implementadas y correctamente simuladas. Nótese que Σm
significa “suma de Minterminos” y ΠM significa “producto de Maxitérminos”. Las funciones lógicas son las siguientes:

F(a, b, c, d) = Σm(0, 2, 3, 4, 7, 12, 14) y G(a, b, c, d) = ΠM(1, 2, 6, 7, 12, 14).

A partir de los anteriores datos se realiza una tabla de verdad para 4 entradas con una salida, con sus respectivos maxitérminos y
miniterminos y también con sus respectivas funciones.
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Tabla 1. Tabla de verdad con la función de maxitérminos y mini términos

Ya con los datos de la tabla de verdad, se diseña el circuito de 4 entradas y 1 salida, usando primero compuertas
lógicas AND y luego compuertas OR.

Figura1. Circuito función de mini términos

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Luego de diseñar el circuito, se compila para comprobar que no haya errores dentro del diseño. Al no haber errores
después de compilar, pasamos a simular dicho circuito, comprobando así los resultados de la salida con respecto a los
de la tabla de verdad.

Figura2. Resultados simulación función de mini términos

Luego diseñamos otro circuito para el caso de los maxitérminos, usando primero compuertas OR y luego una compuerta AND.

Figura3. Circuito función de maxitérminos

Después de diseñar el circuito, compilamos para comprobar que no haya errores en el diseño. Ya después de comprobar que no
hay errores, simulamos dicho circuito para hallar los valores de salida y compararlos con los de la tabla de verdad.

Figura 4. Resultados de simulación función de maxitérminos

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III. CIRCUITOS COMPARADORES

Se debe diseñar y simular un comparador de dos números A y B, donde cada número tiene 2 bits. La salida del circuito es 1 cuando
A ≥ B, de lo contrario la salida es 0. Se puede emplear sumatoria de Minterminos o producto de Maxitérminos dependiendo de la
conveniencia.

Se realiza una tabla de verdad que satisfaga las condiciones dadas por el problema para dicha función, donde la salida del circuito
es 1 cuando A ≥ B. La cual podemos observar en la tabla 2.

A B
n X4 X3 X2 X1 F MAXITERMINO
0 0 0 0 0 1 X1+X2+X3+X4
1 0 0 0 1 0 X1'+X2+X3+X4
2 0 0 1 0 0 X1+X2'+X3+X4
3 0 0 1 1 0 X1'+X2'+X3+X4
4 0 1 0 0 1 X1+X2+X3'+X4
5 0 1 0 1 1 X1'+X2+X3'+X4
6 0 1 1 0 0 X1+X2'+X3'+X4
7 0 1 1 1 0 X1'+X2'+X3'+X4
8 1 0 0 0 1 X1+X2+X3+X4'
9 1 0 0 1 1 X1'+X2+X3+X4'
10 1 0 1 0 1 X1+X2'+X3+X4'
11 1 0 1 1 0 X1'+X2'+X3+X4'
12 1 1 0 0 1 X1+X2+X3'+X4'
13 1 1 0 1 1 X1'+X2+X3'+X4'
14 1 1 1 0 1 X1+X2'+X3'+X4'
15 1 1 1 1 1 X1'+X2'+X3'+X4'
Tabla 2. Tabla de Verdad del circuito Comparador

Se empleo el método del producto de Maxitérminos para poder hallar la función que resolviera el problema del circuito
comparador planteado anteriormente. La función que se hallo fue la siguiente:

F= (X1'+X2+X3+X4)(X1+X2'+X3+X4)(X1'+X2'+X3+X4)(X1+X2'+X3'+X4)(X1'+X2'+X3'+X4)(X1'+X2'+X3+X4')

Por medio de la función hallada anteriormente aplicando el método de maxitérminos, se utiliza esta para diseñar el circuito
comparador por medio de compuertas lógicas empleando el Software QUARTUS II para diseñar y simular el circuito planteado
por la función.

En la figura 5 se puede observar el circuito lógico de 4 entradas y construido con una combinación de compuertas AND, OR y
NOT y su respectiva señal salida.
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Figura 5. Circuito Combinacional de la función F del circuito comparador

En esta figura 6 se puede observar la simulación de la salida del circuito comparador para cada valor decimal que toma.

Figura 6. Simulación de la función F del circuito comparador

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IV. CIRCUITOS COMPARADORES

a. Un circuito digital consta de cinco entradas (a, b, c, d y e) y una salida F. Esta salida tomará el valor lógico “1” cuando
sus valores en número decimal sean impares:

a) Obtenga la tabla de verdad y la función lógica.

b) Simplifique la función obtenida utilizando el mapa de Karnaugh
c) Implemente la función simplificada con compuertas lógicas NAND.

La siguiente tabla corresponde a la tabla de verdad para el caso en el que la variable “n” es equivalente de binario a decimal, y F
tomará un valor de “1” si los valores de número decimal sean impares, por ende, según la teoría, “E” es la entrada de menos
significancia y “A” la de mayor.

Tabla 3. Tabla de verdad cuando sus valores en número decimal son impares.

Ya obtenida la tabla de verdad, es pertinente deducir la fórmula de la función F:

F=a'b'c'd'e + a'b'c'de + a'b'cd'e + a'b'cde + a'bc'd'e + a'bc'de + a'bcd'e + a'bcde + ab'c'd'e + ab'c'de + ab'cd'e + ab'cde + abc'd'e +
abc'de + abcd'e + abcde

Además, con la ecuación de la función, se nos permite construir el circuito con compuertas lógicas:
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Figura 7. Circuito esquemático del comparador de la función F, para cuando los valores en número decimal son impares.

Figura 8. Respuesta del circuito con sus respectivas entradas y salidas cuando sus valores en número decimal son impares.
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A partir de la tabla de verdad obtenida y con ayuda de la función lógica con sus respectivos mini términos es posible aplicar la
simplificación usando el mapa de Karnaugh y se llega a la siguiente combinación:

Figura 9. Mapa de Karnaugh para cuando sus valores en número decimal son impares.

Gracias al mapa de Karnaugh fue posible simplificar la expresión de la función F, obteniendo una función simplificada, la cual es
más factible que el circuito obtenido gracias a los miniterminos.

Tabla 4. Tabla de verdad simplificada cuando sus valores en número decimal son impares.

Por último, usamos la función simplificada gracias al mapa de Karnaugh, usando compuertas lógicas NAND para el circuito
digital que tiene 5 entradas y su respectiva salida, donde esta salida tomaba un valor lógico de unidad cuando en sus valores, el
número decimal, es impar, el circuito simplificado queda de la siuiente manera:
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Figura 10. Circuito esquemático de la función simplificada con compuertas lógicas NAND.

Figura 11. Respuesta del circuito con sus entradas y salidas de la función simplificada con compuertas lógicas NAND.

b. Un circuito digital consta de cinco entradas (a, b, c, d y e) y una salida F. Esta salida tomará el valor lógico “1” cuando
sus valores en número decimal sean pares.

a) Obtener la tabla de verdad y la función lógica del circuito

b) Simplificar la función lógica mediante el método de Karnaugh
c) Implementar el circuito con compuertas lógicas NOR.

La siguiente tabla corresponde a la tabla de verdad para el caso en el que la variable “n” es equivalente de binario a decimal, y F
tomará un valor de “1” si los valores de número decimal sean pares, por ende, según la teoría, “E” es la entrada de menos
significancia y “A” la de mayor.

Tabla 5. Tabla de verdad cuando sus valores en número decimal son pares.
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Ya obtenida la tabla de verdad, es pertinente deducir la fórmula de la función F:

F=a'b'c'd'e'+abcd'e+abc'de+abc'd'e+ab'cde+ab'cd'e+ab'c'de+ab'c'd'e+a'bcde+a'bcd'e+a'bc'de+a'bc'd'e+a'b'cde+a'b'cd'e+a'b'c'de+a'b'
c'd'e

Además, con la ecuación de la función, se nos permite construir el circuito con compuertas lógicas:

Figura 12. Circuito esquemático del comparador de la función F, para cuando los valores en número decimal son pares.
.
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Figura 13. Respuesta del circuito con sus respectivas entradas y salidas cuando sus valores en número decimal son pares.

A partir de la tabla de verdad obtenida y con ayuda de la función lógica con sus respectivos miniterminos es posible aplicar la
simplificación usando el mapa de Karnaugh y se llega a la siguiente combinación:

Figura 14. Mapa de Karnaugh para cuando sus valores en número decimal son pares.

Gracias al mapa de Karnaugh fue posible simplificar la expresión de la función F, obteniendo una función simplificada, la cual es
mas factible que el circuito obtenido gracias a los miniterminos.

Tabla 6. Tabla de verdad simplificada cuando sus valores en número decimal son pares.
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Por último, usamos la función simplificada gracias al mapa de Karnaugh, usando compuertas lógicas NOR para el circuito digital
que tiene 5 entradas y su respectiva salida, donde esta salida tomaba un valor lógico de unidad cuando en sus valores, el número
decimal, es par, el circuito simplificado queda de la siuiente manera:

Figura 15. Circuito esquemático de la función simplificada con compuertas lógicas NOR.

Figura 16. Respuesta del circuito con sus entradas y salidas de la función simplificada con compuertas lógicas NOR.

V. CONCLUSIONES
• El mapa de Karnaugh es una herramienta fácil y de gran utilidad para la simplificación de circuitos lógico de grandes
dimensiones, ya que este nos permite reducir el circuito grande a un equivalente mucho más pequeño y sencillo.

• La estructura de 2 niveles es una metodología que nos puede servir para resolver cualquier problema, cuando el valor de
la salida no corresponde a ninguna de la compuestas conocidas, este nos permite construir una función que solucione este
problema por medio de combinaciones de compuertas AND, OR, NOT, NAND y NOR.

VI. REFERENCIAS
1. HAYES, Jhon P. Introducción al Diseño Lógico Digital. Adisson Wesley Iberoamericana. Wilmington, EUA. 1996.

2. E. Tenoiltrifluoroacetona, D. C. O. Reis, A. P. Ramos, T. Petta, L. A. B. Moraes, and R. R. Gonçalves, “1. Objetivos,”

p. 2008, 2008.

3. NELSON, Victor P. Análisis y diseño de Citrcuitos Lógicos Digitales. Prentice Hall.

4. T. L. Floyd, Digital Fundamentals with PLD Programming. 2006.

5. TOKHEIM, Roger L. Principios Digitales. Serie Shaum. Mc Graw Hill.

6. M. Scharfstein and Gaurf, “済無No Title No Title,” J. Chem. Inf. Model., vol. 53, no. 9, pp. 1689–1699, 2013.

7. TOCCI, Ronald J. Sistemas Digitales. Principios y aplicaciones. Prentice Hall. WAKERLY, Jhon F. Diseño Digital
Principios y Practicas. Prentice Hall Hispanoamericana. Naulcapan de Juárez, México.1992.