2019 Marzo Entero

ExamenMarzo2019SOLUCIONESWEB.
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Jenny_2443
Sistemas Digitales
1º Grado en Ingeniería Informática
Escuela Técnica Superior de Ingenieros Informáticos

Universidad Politécnica de Madrid
Reservados todos los derechos.

No se permite la explotación económica ni la transformación de esta obra. Queda permitida la impresión en su totalidad.
EXAMEN PARCIAL SISTEMAS DIGITALES 26 de marzo 2019
PROBLEMA-1. Diseñe un circuito combinacional que genere dos bits en salida (S1, S0) a partir de dos bits de entrada
(E1, E0), desplazándolos según una señal de control como se indica a continuación: (10 puntos)
Señal de control Acción

C=0 Desplazamiento a la izquierda rellenando con 0 posiciones que quedan
vacías.
“0”
E1 E0
C=1 Intercambio de bits
E1 E0

Se pide:
a) Escribir la tabla de verdad del circuito.
C E1 E0 S1 S0
0 0 0 0 0
0 0 1 1 0
0 1 0 0 0
0 1 1 1 0
1 0 0 0 0
1 0 1 1 0
1 1 0 0 1
1 1 1 1 1
a) Obtener las funciones de salida del sistema simplificadas.
S1=E0 ;
S0= C AND E1
b) Implementar la función S1 con un decodificador de tres entradas.

c) Implementar la función S0 con un multiplexor controlado por dos variables.
C E1 E0
000
001
E0 010 C E1
011
E1 100 S1 0 00
C 101
110 0 01
111 S0
0 10
1 11
C E1
a64b0469ff35958ef4ab887a898bd50bdfbbe91a-5824338
PROBLEMA-2. El fragmento de código VHDL adjunto, es un modelo de un determinado sistema digital.

(10 puntos)
LIBRARY ieee;
USE ieee.STD_LOGIC_1164.all;
ENTITY exam_marzo_19 IS
PORT (seleccion: IN STD_LOGIC_VECTOR (1 DOWNTO 0);
F1,F2: OUT STD_LOGIC);
END exam_marzo_19 ;
ARCHITECTURE una OF exam_marzo_19 IS

SIGNAL salida: STD_LOGIC_VECTOR (3 DOWNTO 0);
BEGIN
PROCESS (seleccion)
BEGIN
CASE seleccion IS
WHEN "00" => salida <= "0001";
WHEN "01" => salida <= "0010";

WHEN "10" => salida <= "0100";
WHEN "11" => salida <= "1000";
WHEN OTHERS => salida <= "0000";
END CASE;
END PROCESS;
F1 <= salida(1) OR salida(2);
F2 <= salida(0) OR salida(3);
END una;
a) Indicar los nombres de los puertos de entrada y salida del sistema.
entrada: seleccion: salida: F1,F2
b) Indicar cuantas y cuáles son las sentencias concurrentes que describen la arquitectura del sistema.
Hay 3 sentencias concurrentes: 1 sentencia PROCESS y dos sentencias que realizan la función lógica OR.
c) Referente a la sentencia PROCESS cuál es la misión de la señal "seleccion" de la lista de sensibilidad.
La señales que se colocan en la lista de sensibilidad tienen como misión activar la ejecución de la sentencia PROCESS
cuando se producen eventos en ellas, dado que, solo en ese caso se pueden producir cambios en la señales de salida.
d) Analizando el código de la sentencia PROCESS, rellénese la siguiente tabla de verdad, y a la vista de su resultado
dígase de que circuito combinacional se trata.
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seleccion salida
seleccion (1) seleccion (0) salida (3) salida (2) salida (1) salida (0)
0 0 0 0 0 1
0 1 0 0 1 0
1 0 0 1 0 0
1 1 1 0 0 0
Se trata de un decodificador
e) A partir de la tabla anterior y teniendo en cuenta el resto de código, obténgase las expresiones de las funciones
F1 y F2.
F1 = salida(1) + salida(2) = seleccion (1)' seleccion (0) + seleccion (1) seleccion (0)' -> XOR
F2 = salida(0) + salida(3) = seleccion (1)' seleccion (0)' + seleccion (1) seleccion (0) -> XOR'

f) Dibujar las formas de onda de la señal de entrada "seleccion", de acuerdo con la siguiente descripción:
seleccion (1) <= '0', '1' AFTER 10 ns, '0' AFTER 20 ns;
seleccion (0) <= '0', '1' AFTER 5 ns, '0' AFTER 10 ns, '1' AFTER 15 ns, '0' AFTER 20 ns;
selección(0)
selección(1)
5 10 15 20 ns
PROBLEMA-3. El circuito de la figura representa una etapa genérica de la ALU vista en clase. Suponiendo que se
utiliza para operar con palabras de datos A y B de ocho bits y que se emplea la representación en complemento a
dos en todas las operaciones aritméticas. (10 puntos)

Se pide contestar a las siguientes preguntas:
a) ¿Cuál es el rango de números enteros con los que esta ALU puede trabajar?
En general en complemento a 2 con N bits el rango de representación es [-2N-1,+2N-1-1]).

En este caso particular con N=8, el rango va de -128 a +127 ambos inclusive.
b) ¿Qué se debe hacer para cambiar de signo un número en esta representación, es decir, para hallar su
complemento a dos?
Complementar todos los bits a uno y sumar 1 -
c) ¿Qué valores deben tener los bits de control de la ALU para realizar la operación lógica AND?
CT0=0, CT1=0, CT2=0, CT3=1, CT4=X, CT5=0.
d) ¿Qué valores deben tener los bits de control de la ALU para realizar la operación aritmética A – B?
Considérese el acarreo inicial como una señal de control.
CT0=X, CT1=X, CT2=X, CT3=X, CT4=1, CT5=1 y el acarreo inicial a 1
e) ¿Cómo se puede detectar el desbordamiento aritmético usando sólo la información de los acarreos?
sb b3 b2 b1 b0
sa a3 a2 a1 a0
c5 sR(c4) c3 c2 c1 c0
Dos números positivos
9 0 1 0 0 1
+ Resultados falsamente negativos: los bits

anteriores al bit de signo son la unidad (b3 a3)
8 0 1 0 0 0 se produce un acarreo (C3- Cn-2 ) que invade el
bit de signo sR, y acarreo nulo (C4 - Cn-1’)
17 0 1 0 0 0 1
carry 0 1 0 0 0
Dos números negativos
-9 1 0 1 1 1 Resultados falsamente positivos: los bits

anteriores al bit de signo no producen acarreo
+ (C3 - Cn-2’ ) la suma de los bits de signo dan cero
y producen acarreo sR (C4 - Cn-1)
-8 1 1 0 0 0
-17 1 0 1 1 1 1
carry 1 0 0 0 0
Generalizando desbordamiento = Cn-2 Cn-1’ + Cn-2’ Cn-1 Para 8 bits: C8 XOR C7 .
f) ¿Cuál es el valor decimal de los operandos si estos son A=8016 y B=FF16 ?
A= 1000 0000 B = 1111 1111 Estos números han de interpretarse en CA2, que es cómo funciona la ALU
A=-128, B=-1
g) Dados los operandos del apartado anterior ¿producirá desbordamiento alguna de las operaciones
aritméticas A+B o A – B?
Al realizar la suma se generará un desbordamiento porque -129, que sería el resultado correcto, excede el
rango de representación en 8 bits.
De hecho, al sumar:
1000 0000
+ 1111 1111
10111 1111
se ve claramente que hay acarreo desde el bit de signo y no lo hay al bit de signo.
La resta no da ningún problema porque -128 - (-1) = -127.
1000 0000
+ 0000 0001
1000 0001
h) ¿Cuántos acarreos tendrán el valor ‘1’ si se realiza una resta con dos operandos iguales: A=B? Se
recomienda considerar un ejemplo cualquiera.
i)
Por ejemplo: A = 1000 0000
A - A = A + CA2 (A) = A + CA1 (A) + 1
A 1 0 0 0 0 0 0 0
C1(A) 0 1 1 1 1 1 1 1
1 Acarreo inicial
-----------------------

1 0 0 0 0 0 0 0 0 Resultado
1 1 1 1 1 1 1 Acarreos
Al restar dos números iguales sumamos un número con su complemento a 1 más uno, es decir, sumamos 1
al número que es todo unos, luego se propaga el acarreo desde el primer bit hasta el último bit para dejar el
resultado todo a ceros.
Se generan ocho acarreos al realizar la operación, más el inicial, total 9.
j) ¿Qué diferencia puede haber entre las representaciones de complemento a uno y complemento a dos del
número cero?
En complemento a uno hay dos representaciones del cero. (Todo ceros y todo unos representan el +0 y el -0).
En complemento a dos sólo hay una.
k) Si se trasladasen los datos de esta ALU de 8 bits a un sistema con tamaño de palabra de 16 bits ¿cómo se
rellenarían los restantes bits de forma que se siguiesen representando los mismos valores numéricos?
Hay que replicar el bit de signo en los 8 bits más significativos de la palabra de 16 bits.

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Reservados todos los derechos.

Señal de control Acción

C=1 Intercambio de bits

Reservados todos los derechos.

a) Escribir la tabla de verdad del circuito.

a) Obtener las funciones de salida del sistema simplificadas.

b) Implementar la función S1 con un decodificador de tres entradas.

PROBLEMA-2. El fragmento de código VHDL adjunto, es un modelo de un determinado sistema digital.

ARCHITECTURE una OF exam_marzo_19 IS

Reservados todos los derechos.

a) Indicar los nombres de los puertos de entrada y salida del sistema.

entrada: seleccion: salida: F1,F2

c) Referente a la sentencia PROCESS cuál es la misión de la señal "seleccion" de la lista de sensibilidad.

Reservados todos los derechos.

Reservados todos los derechos.

En general en complemento a 2 con N bits el rango de representación es [-2N-1,+2N-1-1]).

Complementar todos los bits a uno y sumar 1 -

CT0=0, CT1=0, CT2=0, CT3=1, CT4=X, CT5=0.

CT0=X, CT1=X, CT2=X, CT3=X, CT4=1, CT5=1 y el acarreo inicial a 1

Dos números positivos

+ Resultados falsamente negativos: los bits

Dos números negativos

-9 1 0 1 1 1 Resultados falsamente positivos: los bits

Reservados todos los derechos.

Generalizando desbordamiento = Cn-2 Cn-1’ + Cn-2’ Cn-1 Para 8 bits: C8 XOR C7 .

f) ¿Cuál es el valor decimal de los operandos si estos son A=8016 y B=FF16 ?

La resta no da ningún problema porque -128 - (-1) = -127.

A - A = A + CA2 (A) = A + CA1 (A) + 1

Reservados todos los derechos.

Se generan ocho acarreos al realizar la operación, más el inicial, total 9.

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