Tesis Doctoral

Modelado de sistemas reconfigurables en señal
mixta y arquitecturas con elementos

translineales
Luis Arturo Martínez Alvarado
Tesis doctoral
Director: Jordi Madrenas Boadas
Mayo 2011
Grup d’Arquitectures Avançades de Hardware

Departament d’Enginyeria Electrònica
Universistat Politècnica de Catalunya
A mis padres que me mostraron la forma correcta
de hacer las cosas en la vida y a la familia Jaimes
por su apoyo incondicional en todo momento.
Resumen
En esta tesis se presenta una metodología de desarrollo y optimización de arquitecturas integradas

de señal mixta reconfigurables. Ello comprende el análisis de arquitectura, su modelado, el mapeado,
la caracterización experimental de aplicaciones y finalmente la propuesta de arquitecturas optimiza-
das. Para ello, se utiliza como banco de pruebas un FPAA translineal desarrollado por el grupo de
investigación AHA de la UPC. En el capítulo dos se presenta un estudio del estado del arte sobre
FPAAs, el concepto translineal y el modelado de alto nivel. En el capítulo tres se analiza en detalle el
bloque básico del FPAA, la celda translineal reconfigurable (RTC). En el capítulo cuatro se presenta
una metodología de aceleración del desarrollo de sistemas integrados mixtos reconfigurables com-
plejos mediante la simulación con modelos de alto nivel y la simplificación de la configuración. Se
modela en alto nivel cada uno de los bloques que conforman la RTC estudiada, cuantificando la pre-
cisión de los modelos y su utilidad en la reducción de los tiempos de simulación. En el capítulo cinco
se realizan pruebas de mapeado para diversas funciones de procesado analógico de señal en el FPAA,
que incluyen circuitos estáticos y dinámicos. Se presentan los resultados del mapeado, las medidas
experimentales y las prestaciones obtenidas para cada aplicación. Partiendo de los resultados del ma-
peado de aplicaciones y de las medidas experimentales, en el capítulo seis se realiza la optimización
y la síntesis de la celda translineal reconfigurable a nivel de circuito y de arquitectura. Se proponen
diversas mejoras circuitales para conseguir mejores prestaciones de los elementos translineales. Res-
pecto a la arquitectura, se propone una celda básica que incluya dos elementos translineales actuando
como par diferencial, que minimiza los efectos no ideales y permite la reutilización de los módulos
auxiliares. Estas mejoras conllevan una mayor y mejor funcionalidad con solo un incremento del 29.1
% en área de silicio con respecto a la celda original. Finalmente, en el capítulo siete se presentan las
conclusiones de esta tesis y el trabajo futuro.
Abstract
This thesis presents a development methodology and optimization of reconfigurable mixed-signal
integrated architectures. This includes the architecture analysis, modeling, mapping, experimental
characterization of applications and finally the optimized architectures proposed. To carry out the
analysis, a FPAA developed by the UPC AHA Research Group is used as a test bench. Chapter two
presents a state of the art study on FPAAs, the translinear concept and high-level modeling. In chap-
ter three the reconfigurable translinear cell (RTC), the basic building block of the FPAA is discussed
in detail. Chapter four presents an acceleration methodology to optimize the development time of
complex reconfigurable mixed integrated systems by means of the simulation with high level models
and the simplification of configuration. Each one of the RTC modules was modeled in high level,
quantifying the accuracy of the models and their incidence in simulation time reduction. In chapter
five were performed mapping tests for several signal analog processing functions on the FPAA, in-
cluding static and dynamic circuits. The results of the mapping, the experimental measures and the
performance obtained for each application were presented. Based on the application mapping results
IV
and the experimental measurements, in chapter six the optimization and the reconfigurable translinear
cell synthesis to circuit level were performed. Several circuits enhancements are proposed to improve
the translinear element performance. Regarding architecture, we propose a basic translinear cell in-
cluding two elements as a differential pair, minimizing non-ideal effects and allowing the reuse of
auxiliary modules. These improvements provide an enhanced functionality with an increased silicon
area of 29.1 % respect to the original cell. Finally, chapter seven presents the conclusions and future
work of this thesis.
Agradecimientos
Quiero agradecer a Jordi Madrenas director de esta tesis por todo su apoyo, disponibilidad y
paciencia durante el desarrollo de la investigación. Por sus ideas, visión y sus valiosas contribucio-
nes para guiar este proyecto, manteniéndose al corriente del desarrollo de la investigación en todo
momento.
Agradezco al grupo de investigación AHA por proporcionarme los recursos y las herramientas
necesarias para el desarrollo de la investigación. A Daniel Fernández por las aportaciones en el ám-
bito profesional, proporcionándome toda la información necesaria tanto para el FPAA como para el
desarrollo de la placa.
A Aline por su paciencia y ese apoyo incondicional en todo el tiempo de la escritura de esta
tesis de forma moral e intelectual aportando con valiosas contribuciones al momento de hacer las
correcciones. No hay palabras que puedan describir el profundo agradecimiento que siento hacia mis
padres, por todo el amor, apoyo y comprensión que me han brindado. Gracias por creer en mi e
impulsarme cada día a alcanzar mis sueños. Soy solo el reflejo de lo que ustedes han sembrado. A
mis hermanos y familia cercana por estar conmigo en todo momento.
Finalmente quiero agradecer a mis compañeros de despacho por todas las experiencias compar-
tidas, por los buenos y malos momentos y por las discusiones bien encaminadas que me brindaron
diferentes perspectivas para ver las cosas.
Financiación
Esta tesis se ha realizado dentro del marco del proyecto TEC2008-06028/TEC “Integración Sen-
sorial Neuronal y Autoadaptativa para Sistemas Empotrados de Percepción del Entorno (NESSIE2)”,
del Ministerio de Educación y Ciencia. El autor ha tenido el apoyo económico del Departament
d’Universistats y Recerca i Societat de la Informació (DURSI) de la Generalitat de Catalunya.
Índice general
Lista de acrónimos XXI
1. Motivación y objetivos 1
1.1. Motivación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2. Objetivos de la tesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
2. Introducción 3
2.1. Sistemas reconfigurables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
2.1.1. Introducción a los FPAA . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
2.1.2. Arquitecturas de FPAAs en tiempo discreto . . . . . . . . . . . . . . . . . . 6
2.1.3. Arquitecturas de FPAAs en tiempo continuo. . . . . . . . . . . . . . . . . . 6
2.1.4. Técnicas de FPAAs en modo voltaje . . . . . . . . . . . . . . . . . . . . . . 6
2.1.5. Técnicas de FPAAs en modo corriente . . . . . . . . . . . . . . . . . . . . . 7
2.1.6. Implementación de FPAAs con transistores de puerta flotante . . . . . . . . . 7
2.2. Fundamentos de los circuitos translineales . . . . . . . . . . . . . . . . . . . . . . . 8
2.2.1. Introducción . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
2.2.2. Principio translineal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
2.2.3. Filtros log-domain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
2.3. Modelado de circuitos de señal mixta en alto nivel . . . . . . . . . . . . . . . . . . . 15
2.3.1. Introducción . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
2.3.2. Metodología de diseño Bottom-Up y Top-Down . . . . . . . . . . . . . . . . 16
2.3.3. Estado del arte de herramientas para el modelado AMS . . . . . . . . . . . . 19
2.3.4. Estado del arte de las diversas aplicaciones con modelado . . . . . . . . . . 20
2.4. Conclusiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Referencias . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
3. Celda analógica translineal reconfigurable 29

3.1. Introducción . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
3.2. Elemento translineal de alta precisión (HPTE) . . . . . . . . . . . . . . . . . . . . . 30
3.2.1. Principio de funcionamiento . . . . . . . . . . . . . . . . . . . . . . . . . . 30
3.2.2. Respuesta de la característica I-V . . . . . . . . . . . . . . . . . . . . . . . 31
3.3. Celda translineal reconfigurable (RTC) . . . . . . . . . . . . . . . . . . . . . . . . . 32
3.3.1. Arquitectura . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
3.3.2. Funcionamiento de la RTC . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
3.3.3. Layout de la RTC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
3.4. Matriz analógica reconfigurable (FPAA) . . . . . . . . . . . . . . . . . . . . . . . . 35
3.4.1. Arquitectura . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
3.4.2. Programación y funcionamiento del FPAA . . . . . . . . . . . . . . . . . . 37
3.4.3. Layout del FPAA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
3.5. Conclusiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
Referencias . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
X ÍNDICE GENERAL
4. Modelado de alto nivel de la celda translineal reconfigurable 41

4.1. Introducción . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
4.2. Modelado de alto nivel del elemento translineal . . . . . . . . . . . . . . . . . . . . 42
4.2.1. Modelo matemático del HPTE . . . . . . . . . . . . . . . . . . . . . . . . . 42
4.2.2. Respuesta característica del HPTE comparado con el modelo de alto nivel . . 44
4.3. Modelado de alto nivel de las celdas auxiliares . . . . . . . . . . . . . . . . . . . . . 49
4.3.1. Modelo de alto nivel de la PCS . . . . . . . . . . . . . . . . . . . . . . . . . 49
4.3.2. Modelo de alto nivel de la PCM . . . . . . . . . . . . . . . . . . . . . . . . 50
4.3.3. Modelo de alto nivel de la PCAP . . . . . . . . . . . . . . . . . . . . . . . . 52
4.3.4. Modelo de alto nivel de las matrices de interruptores . . . . . . . . . . . . . 54
4.3.5. Modelo de alto nivel de la memoria de configuración . . . . . . . . . . . . . 54
4.4. Optimización del tiempo de simulación . . . . . . . . . . . . . . . . . . . . . . . . 55
4.4.1. Comparativas de tiempos de simulación con diferentes niveles de descripción 55
4.4.2. Reconfigurabilidad en paralelo del FPAA . . . . . . . . . . . . . . . . . . . 56
4.5. Conclusiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
Referencias . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
5. Mapeado y aplicaciones del FPAA translineal 61

5.1. Introducción . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
5.2. Criterio de distribución de celdas . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
5.3. Multiplicador de un cuadrante . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
5.3.1. Distribución de celdas para el multiplicador de un cuadrante . . . . . . . . . 63
5.3.2. Resultados experimentales . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
5.4. Multiplicador de dos cuadrantes . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
5.4.1. Distribución de celdas para el multiplicador de dos cuadrantes . . . . . . . . 66
5.5. Multiplicador de cuatro cuadrantes . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
5.5.1. Distribución de celdas para el multiplicador de cuatro cuadrantes . . . . . . . 68
5.6. Operador de distancia Euclídea . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
5.6.1. Distribución de celdas para el operador de distancia . . . . . . . . . . . . . . 71
5.7. Filtro pasa bajas de cuarto orden . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
5.7.1. Distribución de celdas para el filtro translineal de cuarto orden . . . . . . . . 75
5.8. Conclusiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
Referencias . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
6. Optimización de la RTC a Nivel de Circuito y Arquitectura 83

6.1. Introducción . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
6.2. Optimización a nivel de circuito . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
6.2.1. Conexión Enz-Punzenberger . . . . . . . . . . . . . . . . . . . . . . . . . . 84
6.2.2. Etapa cascode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
6.2.3. Resistencia de degeneración de fuente/emisor . . . . . . . . . . . . . . . . . 89
6.3. Análisis de la RTC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
6.3.1. Análisis de la RTC a nivel de arquitectura . . . . . . . . . . . . . . . . . . . 92
6.4. Optimización de arquitecturas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
6.4.1. Arquitectura de la celda translineal dual reconfigurable RDTC . . . . . . . . 94
6.5. Matriz analógica reconfigurable . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
6.5.1. Matriz analógica reconfigurable para las distintas arquitecturas . . . . . . . . 103
ÍNDICE GENERAL XI
6.5.2. Mejoras de las distintas arquitecturas con respecto a la RTC . . . . . . . . . 104

6.6. Resultados de simulación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
6.6.1. Resultados de simulación de la RDTC-C . . . . . . . . . . . . . . . . . . . 107
6.7. Conclusiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
Referencias . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
7. Conclusiones y Trabajo Futuro 113

7.1. Conclusiones y trabajo futuro . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
A. Apéndice A 117
A.0.1. Bits de configuración de los módulos de entrada/salida del FPAA . . . . . . 117
A.0.2. Bits de configuración de la celda translineal reconfigurable RTC . . . . . . . 121
A.0.3. Método de calibración del elemento translineal . . . . . . . . . . . . . . . . 124
A.0.4. Configuración del FPAA . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
Índice de figuras
2.1. Arquitectura general de los FPAA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

2.2. Símbolo del elemento translineal utilizado en este texto y propuesto por Fernandez y Madre-
nas en [59]. Consta de tres terminales denominados puerta (G), emisor (E) y colector (C).
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
2.3. Lazo translineal genérico, representando N elementos translineales ideales y conectados de
distintas formas entre si. La flecha define los elementos translineales que están orientados en
el sentido CW ó CCW. Si la flecha entra por la puerta se define como un elemento CW, si
entra por el emisor se define como un elemento CCW. . . . . . . . . . . . . . . . . . . . 9
2.4. Topologías de lazos translineales, donde ambas tienen la misma ecuación de lazo. La to-
pología apilada se muestra en (a) donde todos los elementos con la misma orientación se
agrupan. En (b) se muestra la topología alternada, donde se van conmutando los elementos
con orientación CCW y CW. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
2.5. Esquemas de polarización más comunes en circuitos translineales. En (a) se muestra la co-
nexión de tipo diodo, en (b) se muestra la conexión de seguidor emisor y en (c) la conexión
Enz-Punzenberger. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
2.6. Principio del circuito translineal dinámico. Agregando una capacidad como elemento básico,
tal y como se muestra, los circuitos translineales pueden implementar ecuaciones diferencia-
les lineales y no lineales. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
2.7. Filtro pasa-bajas log-domain de primer orden propuesto por Adams [54]. . . . . . . . . . 13
2.8. Filtro pasa-bajas log-domain de primer orden. . . . . . . . . . . . . . . . . . . . . . . . 14
2.9. Representación de los distintos niveles de descripción, mostrando un ejemplo del elemento
translineal desarrollado por Fernández et al. en [59]. . . . . . . . . . . . . . . . . . . . 17
2.10. Flujo de las metodologías Top-Down y Bottom-Up. . . . . . . . . . . . . . . . . . . . . 18
2.11. Lenguajes actuales a diferentes niveles de abstracción [66]. . . . . . . . . . . . . . . . . 19
3.1. Esquemático del elemento translineal de alta precisión HPTE . . . . . . . . . . . . . . . 30

3.2. Gráfica de ajuste del HBTE, indicando el efecto de un incremento o decremento de los pará-
mentros de ajuste sobre la curva característica I-V [3]. . . . . . . . . . . . . . . . . . . . 32
3.3. Medida de la característica I-V que muestra el rango dinámico del elemento translineal. En
la figura se compara el rango dinámico del elemento translineal con la característica I-V
simulada del transistor MOS, usando las mismas dimensiones para el transistor M1 . El eje
vertical indica la corriente de colector o drenador y el horizontal la tensión puerta-emisor o
puerta-surtidor. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
3.4. Arquitectura de la celda translineal reconfigurable (RTC). La figura muestra los bloques
principales de la RTC, como el elemento translineal, tres matrices de conmutación (SM), una
capacidad programable (PCAP), un espejo de corriente programable (PCM), dos fuentes de
corriente programables (PCS), varios registros de configuración (REG) y varios elementos
auxiliares [9, 10]. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
3.5. Layout de la Reconfigurable Translinear Cell (RTC), donde se muestra la posición de cada
uno de los bloques. La dimensión de la celda es de 232 µm × 159 µm. . . . . . . . . . . . 36
XIV ÍNDICE DE FIGURAS
3.6. Medida de la dispersión relativa de la corriente de salida IC , con y sin calibración, entre 25
elementos translineales que contiene el FPAA para diferentes niveles de corriente de salida. . 37
3.7. Medida de la característica de las 25 celdas translineales calibradas que conforman el FPAA. 38
3.8. Layout del FPAA translineal, mostrando las 25 RTCs, las celdas de E/S ubicadas en la peri-
feria de la parte izquierda y de la parte de abajo (5 por lado), el circuito de programación
en la parte superior izquierda y en la parte inferior izquierda el bloque de polarizaciones. El
área total ocupada por el FPAA es de 1.43 mm2 . . . . . . . . . . . . . . . . . . . . . . 39
4.1. Símbolo del elemento translineal con cinco terminales. Tres de sus terminales son la puerta
(G), el colector (C) y el emisor (E), IB1 , IB2 son las terminales de polarización en corriente
para la calibración del mismo. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
4.2. Curva característica del elemento translineal mostrando los puntos de operación para la
región exponencial y la región de distorsión. . . . . . . . . . . . . . . . . . . . . . . . . 43
4.3. Comportamiento de VG con respecto a las corrientes de polarización IB1 e IB2 fijando un
punto de operación de 1 nA para la región exponencial y 100 µA para la región de distorsión. 45
4.4. Error relativo de la curva aproximada con respecto a la curva simulada a nivel transistor,
tanto para la región exponencial como para la región de distorsión. . . . . . . . . . . . . 45
4.5. Característica de DC, barriendo IB1 para el modelo del elemento translineal a nivel transis-
tor (curva sólida) y para el modelo de alto nivel (curva punteada), de izquierda a derecha: 2
µA, 4 µA y 6 µA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
4.6. Caracteística de DC, barriendo IB2 para el modelo del elemento translineal a nivel transistor
(curva sólida) y para el modelo de alto nivel (curva punteada), de izquierda a derecha: 2 µA,
4 µA y 6 µA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
4.7. Simulación del error relativo del elemento translineal descrito en alto nivel con respecto al
HPTE. En el eje horizontal se muestra la tensión VGE y en el vertical el error relativo en
porcentaje. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
4.8. Curvas IC vs VCE para distintos valores de VG operando en la región exponencial. . . . . . 48
4.9. Respuesta comparativa de la fuente de corriente programable de 6-bits con un rango de 3.67
a 4.33 µA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
4.10. Respuesta comparativa de la fuente de corriente programable de 7-bits para un rango de 0 a
1 µA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
4.11. Respuesta comparativa de la fuente de corriente programable de 7-bits para un rango de 0 a
100 µA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
4.12. Simulación en señal mixta de la respuesta comparativa entre la curva a nivel transistor (línea
continua) y alto nivel (línea punteada) del espejo de corriente programable. En la figura
superior se muestra la configuración de los 5 bits de programación, mientras que en la figura
inferior se muestra la corriente de salida de la PCM. . . . . . . . . . . . . . . . . . . . . 52
4.13. Esquemático del banco de prueba de la capacidad programable. . . . . . . . . . . . . . . 53
4.14. Simulación de la capacidad programable. La curva continua representa la respuesta descrita
en alto nivel y la curva punteada la respuesta a nivel transistor. . . . . . . . . . . . . . . 53
4.15. Esquemático de la memoria de configuración . . . . . . . . . . . . . . . . . . . . . . . 55
4.16. Diagrama de bloques de la RTC separando la parte digital de la analógica. . . . . . . . . 57
5.1. Criterio de distribución para evitar mismatch entre celdas. En (a) se muestra un mapeo
donde se genera mismatch entre T E1 y T E4. En (b) se presenta una distribución del mismo
caso, solucionando el efecto de mismatch entre celdas. . . . . . . . . . . . . . . . . . . 62
5.2. Esquemático del multiplicador translineal de un cuadrante . . . . . . . . . . . . . . . . . 64
5.3. Distribución de las RTCs para el multiplicador translineal de un cuadrante en el FPAA . . . 64
ÍNDICE DE FIGURAS XV
5.4. Medidas y simulación del multiplicador translineal de un cuadrante implementado en el

FPAA, donde se muestra la respuesta en DC en escala logarítmica para distintos valores de
corriente IY : 8 µA, 800 nA, 80 nA, 8 nA y 800 pA, la curva continua muestra la simulación
y la curva punteada muestra la medida. . . . . . . . . . . . . . . . . . . . . . . . . . . 65
5.5. Esquemático de un multiplicador translineal de dos cuadrantes . . . . . . . . . . . . . . . 66
5.6. Distribución de las RTCs para el multiplicador translineal de dos cuadrantes en el FPAA . . 67
5.7. Medida transiente del multiplicador translineal de dos cuadrantes. En la parte superior de la
figura se muestra la entrada diferencial en tensión de la forma de onda senoidal (125 mV pp
a 100 kHz) y la entrada de la onda triangular (100 mV pp a 10 kHz). En la parte inferior
la salida diferencial en tensión. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
5.8. Esquemático del multiplicador translineal de cuatro cuadrantes . . . . . . . . . . . . . . 69
5.9. Distribución de las RTCs para el multiplicador translineal de cuatro cuadrantes en el FPAA. 70
5.10. Medidas en DC del multiplicador translineal de cuatro cuadrantes implementado en el FPAA.
El eje vertical muestra la corriente de salida diferencial IOU T y el eje horizontal la corriente
de entrada diferencial IX para diferentes valores de corriente de entrada diferencial IY . La
curva continua muestra la simulación y la curva punteada muestra la medida. . . . . . . . 72
5.11. Medida transiente del multiplicador translineal de cuatro cuadrantes. En la parte superior de
la figura se muestra la entrada diferencial en tensión (forma de onda senoidal de 125 mV pp
a 1 M Hz y forma de onda triangular de 200 mV pp a 100 kHz) y en la parte inferior la
salida diferencial en tensión. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
5.12. Esquemático del operador de distancia Euclídea . . . . . . . . . . . . . . . . . . . . . . 73
5.13. Distribución de las RTCs para el operador de distancia Euclídea en el FPAA. . . . . . . . . 74
5.14. Gráfico del contorno de la medida experimental en DC del operador de distancia Euclídea . 75
5.15. Medida de la característica en DC del operador de distancia Euclídea . . . . . . . . . . . 76
5.16. Esquemático del filtro log-domain pasa bajos de orden N . . . . . . . . . . . . . . . . . . 76
5.17. Esquemático del filtro log-domain pasa bajas de 4to orden implementado en el FPAA. . . . . 77
5.18. Distribución de las RTCs para el filtro log-domain pasa bajas de 4to orden en el FPAA. . . . 78
5.19. Respuesta en frecuencia del filtro de cuarto orden, fijando a diferentes valores las corrientes
de polarización IU , de izquierda a derecha en: 10 nA, 122 nA y 800 nA, con una capacidad
aproximada de 2.5 pF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
5.20. Fotografía de la placa utilizada para probar el FPAA translineal. La placa incorpora las
polarizaciones necesarias, los interruptores, jumpers de configuración, convertidores V/I e
I/V y la conversión de una señal unipolar a diferencial. . . . . . . . . . . . . . . . . . . . 80
5.21. Fotografía de la plataforma de desarrollo para la realización de las medidas de Furious. En
la parte izquierda se muestra la placa Spartan 3 (FPGA) configurando la placa del FPAA
(parte derecha). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
5.22. Fotografía del setup utilizado para la realización de medidas. . . . . . . . . . . . . . . . 81
6.1. (a) Circuito Enz-Punzenberger. (b) espejo de corriente cascode que sustituye la fuente de
corriente ideal Iu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
6.2. Respuesta en frecuencia para un filtro de 4to orden con una corriente de polarización de 10
nA. La curva continua representa la respuesta teórica y las curvas punteadas muestran la
respuesta del filtro variando las dimensiones del transistor en conexión EP . . . . . . . . . 86
6.3. (a) Circuito Enz-Punzenberger con etapa cascode y fuente de corriente ideal, donde ru y CP
modelan la resistencia y la capacidad de la fuente de corriente de polarización respectiva-
mente. (b) Circuito Enz-Punzenberger con etapa cascode y fuente de corriente cascode . . . 87
6.4. Ajuste de geometrías W/L y tesión de referencia Vb para el transistor MC de la etapa cas-
code, por medio de simulación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
XVI ÍNDICE DE FIGURAS
respuesta del filtro con y sin etapa cascode. . . . . . . . . . . . . . . . . . . . . . . . . 89
6.6. Par diferencial de elementos translineales con degeneración de fuente/emisor . . . . . . . . 90
6.7. Simulación de la curva característica del elemento translineal con degeneración de fuen-
te/emisor con una longitud de canal L = 1µm y variando la anchura del transistor MT D .
El rango dinámico se ve reducido al disminuir la anchura del transistor y al aumentar la
anchura la degeneración suaviza la zona de distorisión de la respuesta característica. . . . . 91
respuesta del filtro con degeneración de fuente/emisor con dimensiones del transistor EP de
3/1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
6.9. Esqueleto del layout de la RTC. El área total ocupada es de 0.036 mm2 . . . . . . . . . . 93
6.10. Áreas de cada bloque de la celda translineal reconfigurable, representadas en 10−3 mm2 y
en porcentajes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
6.11. Arquitectura de la celda translineal dual reconfigurable RDTC-A. La figura muestra los blo-
ques principales, como el par diferencial de elementos translineales, cinco matrices de con-
mutación (SM), tres fuentes de corriente programable de 6 bits (PCS 6 bits), una fuente
programable de (PCS 7 bits), una capacidad programable (PCAP), un espejo de corriente
programable (PCM), varios registros de configuración (REG) y elementos auxiliares. . . . . 95
6.12. Esqueleto del layout de la RDTC-A, que ocupa un área aproximada de 0.0485 mm2 . . . . 96
6.13. Arquitectura de la celda translineal dual reconfigurable RDTC-B. La figura muestra los blo-
ques principales, como el par diferencial de elementos translineales, cinco matrices de con-
mutación (SM), cuatro fuentes de corriente programable de 7 bits (PCS), nueve registros de
configuración (REG) y elementos auxiliares. . . . . . . . . . . . . . . . . . . . . . . . . 97
6.14. Arquitectura de la celda genérica reconfigurable RGC. La figura muestra los distintos bloques
genéricos: dos bloques de matrices de conmutación (SM), una fuente de corriente programa-
ble de 7 bits (PCS), una capacidad programable (PCAP),un espejo de corriente programable
(PCM) y cinco registros de configuración (REG). . . . . . . . . . . . . . . . . . . . . . 98
6.15. Esqueleto del layout aproximado para la RDTC-B, estimando un área de la celda de 0.0264
mm2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
6.16. Esqueleto del layout aproximado para la RGC, estimando un área de la celda de 0.025 mm2 100
6.17. Arquitectura de la celda translineal dual reconfigurable RDTC-C. La figura muestra los blo-
ques principales, como el par diferencial de elementos translineales, seis matrices de con-
mutación (SM), cuatro fuentes de corriente programable de 6 bits (PCS 6 bits), dos fuentes
programables de 7 bits (PCS 7 bits), una capacidad programable (PCAP), quince registros
de configuración (REG) y elementos auxiliares. El espejo de corriente programable de 4 bits
esta integrado en uno de los módulos de la PCS de 7 bits, llamado PCS_PCM 7 bits. . . . . 102
6.18. Esqueleto del layout aproximado para la RDTC-C, estimando un área de la celda de 0.0469
mm2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
6.19. Distribución de la matriz con los bloques RDTC’s, ocupando un área estimada de 1.17 mm2
para la arquitectura RDTC-A y para la arquitectura RDTC-C una área estimada de 1.16
mm2 . La diferencia de área esta dada por el bloque de la PCM que la RDTC-A utiliza y la
RDTC-C integra en la PCS de 7 bits y aprovecha el área para impelentar más registros y
otros bloques auxiliares. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
6.20. Distribución de la matriz con los bloques RDTC’s y en su periferia las celdas genéricas RGC
ocupando un área estimada de 1.16 mm2 . . . . . . . . . . . . . . . . . . . . . . . . . . 105
6.21. Distribución de la matriz con los bloques RDTC’s y en su periferia las celdas genéricas RGC
ocupando un área estimada de 1.3 mm2 . . . . . . . . . . . . . . . . . . . . . . . . . . 105
ÍNDICE DE FIGURAS XVII
6.22. Respuesta en frecuencia del filtro pasa-bajas de cuarto orden empleando la celda RDTC-C
con diferentes frecuencias de corte. De izquierda a derecha la corriente de polarización es: 1
nA, 10 nA, 100 nA, 1 µA y 10 µA . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
6.23. Respuesta en frecuencia del filtro pasa-bajas de cuarto orden para una corriente de polariza-
ción de 800 nA. Donde la línea continua es la respuesta con el elemento translineal descrito
en alto nivel y las líneas discontinuas representan la respuesta con el elemento translineal a
nivel transistor con capacidad de compensación y sin capacidad de compensación. . . . . . 108
6.24. Respuesta en frecuencia del filtro de 4to orden, comparando la medida con la simulación
de la RTC y la RDTC. Las corrientes de polarización IU se fijaron a distintos valores, de
izquierda a derecha en: 10 nA, 122 nA y 800 nA, con una capacidad aproximada de 2.5 pF . 109
A.1. Fotografía del chip Furious I. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

A.2. Bits de configuración de las celdas de entrada/salida. . . . . . . . . . . . . . . . . . . . 120
A.3. Ejemplo de configuración de los pads de entrada/salida. . . . . . . . . . . . . . . . . . . 120
A.4. Bits de configuración de la celda translineal reconfigurable. . . . . . . . . . . . . . . . . 122
A.5. Bits de configuración de la fuente de corriente programable de 7 bits. . . . . . . . . . . . . 122
A.6. Bits de configuración del colector del elemento translineal. . . . . . . . . . . . . . . . . . 123
A.7. Bits de configuración de la fuente programable de 6 bits. . . . . . . . . . . . . . . . . . . 123
A.8. Bits que reconfiguran la RTC Reg.conf.LSB. . . . . . . . . . . . . . . . . . . . . . . . . 123
A.9. Bits que reconfiguran la RTC Reg.conf.MSB. . . . . . . . . . . . . . . . . . . . . . . . . 123
A.10. Respuesta característica en DC del elemento translineal. . . . . . . . . . . . . . . . . . 125
A.11. Dispersión de la respuesta característica del elemento translineal. . . . . . . . . . . . . . 126
A.12. Ventana principal de Digilent Export, el cual se encarga de realizar la síntesis de la configu-
ración del FPAA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
A.13. PCB del FPAA mostrando los contactos de reconfiguración de los bloques de entrada/salida. 128
A.14. Esquemático del PCB (parte superior). . . . . . . . . . . . . . . . . . . . . . . . . . . 129
A.15. Esquemático del PCB (parte inferior). . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
Índice de Tablas
2.1. FPAAs Comerciales y no comerciales. . . . . . . . . . . . . . . . . . . . . . . . . . 5

2.2. Estado del arte de las aplicaciones de modelado a alto nivel. . . . . . . . . . . . . . 21
4.1. Constantes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
4.2. Error RMS del modelo de alto nivel con respecto a la respuesta a nivel transistor, para
distintos valores de IB1 e IB2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
4.3. Valores de las resistencias parásitas de los distintos interruptores . . . . . . . . . . . 54
4.4. Comparativas de tiempos de simulación de un análisis transiente con diferentes nive-
les de descripción empleando los simuladores Ultrasim-Verilog y Spectre-Verilog. . . 56
4.5. Tiempos de simulación utilizando Spectre-Verilog para distintas aplicaciones compa-
rando la arquitectura configurada en serie con la arquitectura configurada en paralelo. 58
5.1. Error relativo RMS de medida y simulación para el multiplicador de un cuadrante con
respecto al valor teórico . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
5.2. Error relativo RMS de medida y simulación para el multiplicador de cuatro cuadrantes
con respecto al valor teórico . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
5.3. Frecuencias de corte para el filtro pasa bajas de 4to orden . . . . . . . . . . . . . . . 79
6.1. Geometrías en µm para las mejoras agregadas a la celda translineal utilizando el

proceso CMOS AMIS C035M-A de 0.35 µm. . . . . . . . . . . . . . . . . . . . . . 88
6.2. Porcentaje del área ocupada en la RTC para cada caso de configuración . . . . . . . 92
6.3. Número de celdas necesarias para las distintas aplicaciones con elementos translineales 93
6.4. Número de instancias empleadas para las distintas arquitecturas analizadas . . . . . . 99
6.5. Área utilizada para las distintas aplicaciones, tomando como referencia la RTC origi-
nal. Las áreas están representadas en 10−3 mm2 . . . . . . . . . . . . . . . . . . . . . 106
6.6. Celdas utilizadas para las distintas aplicaciones con las arquitecturas propuestas, to-
mando como referencia la RTC original. . . . . . . . . . . . . . . . . . . . . . . . . 106
6.7. Frecuencias de corte para el filtro pasa bajas de 4to orden . . . . . . . . . . . . . . . 109
6.8. Tiempos de simulación para distintas aplicaciones mostrando la arquitectura original
(RTC) y la arquitectura propuesta (RDTC-C). . . . . . . . . . . . . . . . . . . . . . 110
7.1. Tabla comparativa I. Las áreas están representadas en 10−3 mm2 . . . . . . . . . . . 114
7.2. Tabla comparativa II . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
A.1. Pads de Furious I. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

A.2. Corrientes de polarización para las fuentes de corriente programables de 6 y 7 bits. . 124
A.3. Distribución de las señales de entrada/salida en el FPAA para las distintas aplicacio-
nes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
Lista de acrónimos
AMS Analog/Mixed-Signal. Sistemas de señal mixta o analógica.
ASIC Aplication Specific Integrated Circuits. Circuitos integrados para aplicaciones

específicas.
CAB Configurable Analog Block. Bloque analógico configurable.
CAD Computer Aided Design. Diseño asistido por ordenador.
FPAA Field Programmable Analog Array. Equivalente analógico de un FPGA.
FPGA Field Programmable Gate Array. Circuito digital reconfigurable que permite
implementar diversas aplicaciones.
HDL Hardware Description Languaje. Lenguaje de descripción de hardware
HBTE High-Bandwidth Translinear Element. Elemento translineal de alto ancho de banda.
HPTE High-Precision Translinear Element. Elemento translineal de alta precisión.
MOS Metal Oxide Semiconductor
OTA Operational Transconductance Amplifier, Amplificador operacional de

transconductancia.
PCAP Programmable Capacitor. Capacidad programable. Capacidad ajustable por medio de

una palabra digital.
PCM Programmable Current Mirror. Espejo de corriente programable. Corriente escalable

por un factor x.
PCS Programmable Current Source. Fuente de corriente programable. Corriente ajustable

por medio de una palabra digital.
RDTC Reconfigurable Dual Translinear Cell.Celda translineal dual reconfigurable. Celda que
contiene dos elementos translineales y los bloques auxiliares.
REG Configuration Register.Registro de configuración. Memoria SRAM que almacena el

estado de los interruptores de reconfiguración.
RGC Reconfigurable Generic Cell. Celda Genérica reconfigurable. Celda que contiene
bloques auxiliares.
RTC Reconfigurable Translinear Cell.Celda translineal reconfigurable. Celda que contiene el

elemento translineal y los bloques genéricos.
XXII Lista de acrónimos
SM Switch Matrix. Matriz de interruptores. Matriz de interruptores utilizada en la RTC que

hace posible la interconexión entre ellas mismas.
SoC System on Chip. Sistema en un chip. Filosofía de diseño que consiste en integrar el
máximo número de componentes en un único circuito integrado.
SRAM Static Random Access Memory. Memoria de acceso aleatorio estática.
TE Translinear Element. Elemento translineal.
VHDL VHSIC hardware description language; VHSIC: very-high-speed integrated circuit.

Lenguaje de descripción de hardware para circuitos integrados de alta velocidad
empleado para el diseño de circuitos digitales.
Motivación y objetivos
1
Contenido
1.1. Motivación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2. Objetivos de la tesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
1.1. Motivación
Con el avance tecnológico de los sistemas electrónicos analógicos y digitales, en la industria así
como en la investigación es importante optimizar tiempos de implementación utilizando prototipados
rápidos que permitan evaluar el funcionamiento y el desempeño de un circuito, ofreciendo a su vez la
reducción de costes.
El concepto de reconfigurabilidad existe desde los años 60, no obstante, este concepto tuvo un
mayor auge hasta los años 80s y principios de los 90s con la introducción del FPGA. Sin embargo
no fue hasta finales de los años 90 cuando se tomó mayor importancia, tanto en el diseño de sistemas
analógicos como en el de señal mixta, permitiendo al diseñador el desarrollo de prototipos a corto
plazo. Debido a las limitaciones que se presentan en los sistemas reconfigurables analógicos (FPAA)
éstos no han tenido el mismo crecimiento que los sistemas reconfigurables digitales (FPGA). Aún así
tanto en la industria como en la investigación se han hecho esfuerzos por mantener dicha filosofía y
tener una sólida base en el mercado gracias a la rápida implementación de circuitos y a la reducción
de costes.
La idea de tener un sistema reconfigurable nace con el fin de realizar prototipos para la imple-
mentación de operaciones del procesado analógico basados en elementos translineales, tales como
multiplicadores, divisores, sumas, ecuaciones diferenciales, entre otros. El procesado de señal con
circuitos analógicos convencionales implica una mayor diversidad de elementos electrónicos para
llevar a cabo dichas tareas, por el contrario la implementación con circuitos tranlineales conlleva so-
luciones más sencillas, compactas, con un consumo de energía mínimo, buenos anchos de banda y
margenes dinámicos más grandes debido a la compresión logarítmica de la señal.
Por otro lado el modelado de alto nivel juega un papel muy importante a la hora de definir una
arquitectura o sistema óptimo, ya que se pueden obtener resultados de simulación con una buena
aproximación en tiempos relativamente cortos. De ahí que esta tesis se ha enfocado al desarrollo de
2 Motivación y objetivos
modelos de alto nivel partiendo de la arquitectura ya diseñada para el FPAA tranlineal, proponiendo
una nueva arquitectura, más eficiente y compacta basada en la reutilzación de los módulos auxiliares
con el elemento translineal, utilizando metodologías de diseño bottom-up y top-down.
1.2. Objetivos de la tesis

El principal objetivo de esta tesis es proponer una metodología de desarrollo y optimización
de arquitecturas integradas de señal mixta reconfigurable basadas en elementos translineales,
partiendo de un FPAA desarrollado por el grupo de investigación AHA. Para cumplir con dicho
objetivo hay que llevar a cabo las siguientes metas:
* Realizar un análisis exhaustivo del bloque básico de la RTC para conocer su completo funcio-
namiento.
* Proponer una metodología que acelere el desarrollo de los sistemas reconfigurables mixtos
complejos por medio de, simulación con modelado de alto nivel y la simplificación de la con-
figuración de la RTC.
* Con la verificación de cada uno de los bloques de la celda translineal (modelos de alto nivel),
evaluar la capacidad del FPAA para mapear diversas funciones de procesado analógico de señal,
tanto de circuitos estáticos como de circuitos dinámicos.
* Una vez encontradas las principales deficiencias, tanto a nivel circuito como a nivel arquitectu-
ra, realizar la optimización y la sintesis de la celda translineal reconfigurable sin comprometer
mayor área de silicio.
* Con la nueva arquitectura propuesta y utilizando una metodología top-down, sintetizar y evaluar
dicha arquitectura a nivel transistor.
Introducción
2
Contenido
2.1. Sistemas reconfigurables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
2.1.1. Introducción a los FPAA . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
2.1.2. Arquitecturas de FPAAs en tiempo discreto . . . . . . . . . . . . . . . . . 6
2.1.3. Arquitecturas de FPAAs en tiempo continuo. . . . . . . . . . . . . . . . . 6
2.1.4. Técnicas de FPAAs en modo voltaje . . . . . . . . . . . . . . . . . . . . . 6
2.1.5. Técnicas de FPAAs en modo corriente . . . . . . . . . . . . . . . . . . . . 7
2.1.6. Implementación de FPAAs con transistores de puerta flotante . . . . . . . . 7
2.2. Fundamentos de los circuitos translineales . . . . . . . . . . . . . . . . . . . . 8
2.2.1. Introducción . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
2.2.2. Principio translineal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
2.2.3. Filtros log-domain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
2.3. Modelado de circuitos de señal mixta en alto nivel . . . . . . . . . . . . . . . . 15
2.3.1. Introducción . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
2.3.2. Metodología de diseño Bottom-Up y Top-Down . . . . . . . . . . . . . . . 16
2.3.3. Estado del arte de herramientas para el modelado AMS . . . . . . . . . . . 19
2.3.4. Estado del arte de las diversas aplicaciones con modelado . . . . . . . . . 20
2.4. Conclusiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Referencias . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
2.1. Sistemas reconfigurables

Hasta hace pocos años la única opción que se tenía para implementar un amplio rango de aplica-
ciones era mediante procesadores de propósito general. Éstos tienen la desventaja de que la velocidad
de procesamiento es limitada, por lo que muchas veces era necesario utilizar un circuito integrado
diseñado específicamente para la aplicación (ASICs).
Los sistemas reconfigurables han surgido con la idea de cubrir las necesidades tanto de los pro-
cesadores de propósito general como las de los ASICs, cubriendo las ventajas que ambos circuitos
4 Introducción
CAB A CAB C CAB Y

in out in out
output
blocks
blocks
input
Interconnection Network
CAB B CAB D CAB Z
Figura 2.1: Arquitectura general de los FPAA.
ofrecen y reduciendo los ciclos de diseño para permitir el prototipado rápido de circuitos. Las uni-
dades funcionales básicas sobre las que se construye la arquitectura reconfigurable son los bloques
lógicos y la red configurable de interconexiones que determina la transferencia de información.
Estos sistemas son claramente más flexibles que los ASICs, aunque sin alcanzar sus prestaciones,
y comparables a los procesadores de propósito general en rango de aplicación. La ventaja de los
sistemas reconfigurables frente a los procesadores de propósito general no está en la velocidad con la
que pueden realizar las operaciones de forma individual sino que el número de cálculos en paralelo
que los sistemas reconfigurables pueden realizar es muy superior a los procesadores habituales. Por
ello los sistemas reconfigurables pueden ser superiores cuando se aprovecha el paralelismo inherente
en la aplicación. Además, los sistemas reconfigurables pueden adaptarse a la aplicación de forma
parecida a los ASICs obteniendo mejores rendimientos que los procesadores de propósito general. Los
dispositivos reconfigurables más comunes son las FPGAs capaces de implementar un gran número
de funciones del procesado digital y los FPAAs que implementan un gran número de funciones de
procesado analógico. Cabe mencionar que en el caso de los FPAAs el objetivo principal es mejorar la
funcionalidad y no la velocidad de procesado.
2.1.1. Introducción a los FPAA

En el diseño de circuitos analógicos existen dos metodologías fundamentales, el diseño de ar-
quitecturas a medida y el diseño de arquitecturas programables. La principal ventaja de esta última
es que se pueden armar prototipos en tiempos relativamente cortos, haciéndolos muy atractivos para
el prototipado y bajo volumen de producción. Consecuentemente, un FPAA proporciona un esce-
nario adecuado, donde los sistemas de circuitos analógicos pueden ser diseñados, implementados y
reprogramados en muy poco tiempo.
Desde los 90’s los FPAAs han tenido una especial atención, debido a que este tipo de dispositivos
proporcionan un aceptable rendimiento en sistemas de circuitos analógicos, algo similar a los FPGA’s
en el dominio digital. La tabla 2.1 compara las características de algunos FPAA’s comerciales y
no comerciales [1–11]. Todos los dispositivos están basados en tecnología MOS excepto el FPAA
manufacturado por Zetex, el cual esta basado en tecnología bipolar y el FPAA de Palmo, que está
basado en tecnología BiCMOS.
Un FPAA está compuesto por un arreglo de bloques analógicos configurables (CABs) exactamen-
te iguales que pueden implementar cualquier función analógica contenida en una librería preestable-
cida. Éste también incluye bloques de entrada/salida para asegurar la conexión con circuitos externos.
La interconexión entre las celdas analógicas está constituida por una red de interconexionado recon-
2.1. Sistemas reconfigurables 5
Tabla 2.1: FPAAs Comerciales y no comerciales.

Manufacturer Technology Mode Technique Bandwidth
Lee-Gulak [1, 2] Continuous Time Voltage Transconductors 125 KHz
IMP EPAC [3] Discrete Time – – 125 KHz
MOTOROLA [4] Discrete Time Voltage Switch Capacitors 250 KHz
Zetex TRAC [5] Continuous Time Voltage Bipolar OP-Amps 12 M Hz
Anadigm [6] Discrete Time Voltage Switch Capacitors 2 M Hz
Lattice [7] Continuous Time Voltage Transconductors 1.5 M Hz
Palmo [8] Discrete Time Current Current Integrators >10 M Hz
Gaudet-Gulak [9] Continuous Time Current Current Conveyors 10 M Hz
Basu et al. [10] Continuous Time Current Floating Gate 5 M Hz
Schlottmann et al. [11] Continuous Time Current Floating Gate TE 200 KHz
Furious [25] Continuous Time Current Translinear Elements 20 M Hz
figurable. Una memoria de almacenamiento puede ser empleada para la configuración de las celdas
analógicas, los bloques de entrada/salida y las conexiones de la red interna. En la figura 2.1 se muestra
un diagrama de bloques típico de un FPAA.
Existen distintas aplicaciones que pueden ser implementadas en un FPAA tales como filtros (Pan-
kiewicz et al. [12], Beker y Manoli [13]), redes neuronales (Manjunath y Gurumurthy [14]), control
industrial (Chang et al. [15]), procesamiento de señal (Embabi et al. [16], Quan et al. [17], Papatha-
nasiou y Hamilton [18], Merendino et al. [19], Halima et al. [20], Basu et al. [10]), convertidores de
tensión frecuencia (Yakimov et al. [21]), comunicaciones aeroespaciales (Edwards et al. [22]), entre
otras.
Sin embargo, hay que señalar que los FPAAs han ido progresando muy lentamente. Recientemen-
te se han hecho esfuerzos por establecer una sólida base de mercado, pero se han limitado por el bajo
rendimiento y la falta de funcionalidad en general. Debido a esto, los FPAAs no han sido tan bien
aceptados como los FPGAs. Hoy en día existen sistemas de señal mixta que integran un microcon-
trolador y algunos bloques analógicos y digitales, constituyendo un sistema integrado llamado PSoC
[23, 24].
La granularidad es un aspecto fundamental de cualquier arquitectura basada en arreglos. Una baja

granularidad implica una mayor flexibilidad y utilización del área de silicio, pero esto implica que
también requiere una mayor flexibilidad de conexión y más módulos de rutado. Además, el rutado
y los interruptores de programación introducen efectos parásitos, que degradan el rendimiento de
los circuitos analógicos. Por tanto se tiene que asumir el compromiso de tener una granularidad lo
suficientemente grande para evitar la degradación debido a los efectos parásitos, pero al mismo tiempo
que sea lo suficientemente baja como para garantizar la mejor flexibilidad.
Las técnicas de diseño de los FPAA se pueden clasificar en dos tipos: de tiempo continuo y de
tiempo discreto. Los primeros se basan en amplificadores operacionales (Looby [26]), tranconduc-
tores (Lee y Gulak [1, 2]), current conveyors (Gaudet y Gulak [9], Premont et al. [27]) o en lazos
translineales (Abramson et al. [11, 28], Fernández et al. [25]). Los de tiempo discreto se basan en
capacidades conmutadas (Bratt [29], Kutuk y Kang [30]) o corriente conmutada (Chang et al. [15],
Halima et al. [20], Fakhfakh et al. [31]). Éstos a su vez pueden ser en modo voltaje o corriente de-
pendiendo de las aplicaciones y de las prestaciones que se espera del FPAA. A continuación se hace
una breve descripción de esta clasificación.
6 Introducción
2.1.2. Arquitecturas de FPAAs en tiempo discreto

Las arquitecturas de los FPAAs basadas en tiempo discreto están fundamentadas en capacidades
conmutadas o en técnicas de corriente conmutada. La técnica de diseño con capacidades conmutadas
se puede implementar en modo voltaje o modo corriente [15, 29]. Los circuitos analógicos basados
en diseños de modo corriente son utilizados para aplicaciones que requieren mayor ancho de banda.
En específico las técnicas de corriente conmutada tienen la ventajas de operar con bajas tensiones de
polarización, bajo consumo de potencia y la facilidad de realización en procesos digitales CMOS para
implementar funciones analógicas.
Los FPAAs diseñados en tiempo discreto tienen como principal ventaja un amplio rango de pro-
gramabilidad, siendo su principal desventaja que la máxima señal de frecuencia se ve limitada por
la máxima frecuencia de reloj de muestreo. Cabe mencionar que la utilización de técnicas Gm -C
en tiempo discreto tiene severos problemas, ya que en esta técnica es importante tener un rango de
transconductancia programable grande y para esto es necesario crear capacidades programables con
un amplio rango para altas frecuencias. Además, la distorsión provocada por los efectos de segundo
orden puede reducir la linealidad del transconductor.
2.1.3. Arquitecturas de FPAAs en tiempo continuo.

Los FPAAs de tiempo continuo son típicamente diseñados utilizando transconductores. Éstos
ofrecen un ancho de banda mayor que los de tiempo discreto, pero el rango de parámetros programa-
bles es pequeño. Los diseños de FPAAs en modo tensión tienen un rango de señal limitado mientras
que los diseños en modo corriente no. Sin embargo, los circuitos analógicos basados en amplifica-
dores operacionales de transconductancia (OTAs) en tiempo continuo y técnicas capacitivas son más
adecuados para aplicaciones de altas frecuencias.
Independientemente de si el FPAA está diseñado en tiempo continuo o discreto el rango de pa-
rámetros programables y el ancho de banda se ven limitados por el tipo de aplicación que se desea
implementar en el FPAA.
2.1.4. Técnicas de FPAAs en modo voltaje

Como se puede observar en la tabla 2.1 el modo voltaje puede ser implementado por transconduc-
tores (tiempo continuo) o capacidades conmutadas (tiempo discreto). Por ejemplo el FPAA presentado
por Bratt [29] se basa en la técnica de capacidades conmutadas. Este FPAA contiene una memoria
SRAM para almacenar los datos de configuración sin tener limitación en la reconfigurabilidad de
cualquier circuito sobre el FPAA. El FPAA está formado por un arreglo de 20 CABs donde cada
una contiene un amplificador operacional, un comparador, 5 capacitores e interruptores de enrutado.
Cada celda es capaz de realizar un número de funciones básicas, como amplificar la señal, rectificar-
la y hasta implementar un filtro de primer orden. Los CABs pueden combinarse para implementar
funciones más complejas, tales como filtros bicuadráticos en cascada para generar filtros de mayor
orden, acondicionamiento de señal y funciones de control. La técnica de capacidades conmutadas fue
implementada en este FPAA debido a que presenta mayor inmunidad a efectos parásitos, permitiendo
un rutado arbitrario de la señal entre las celdas con una mínima pérdida de integridad en la señal,
evitando también que la función de transferencia se vea afectada por dichos efectos.
El FPAA presentado por Kutuk y Sung-Mo en [30, 32] también muestra un diseño en modo
voltaje con capacidades conmutadas, justificando su diseño en el hecho de que los circuitos con capa-
cidades conmutadas pueden ser ajustados con una muy buena precisión, sin la necesidad de circuitos
complejos on-chip para sintonizarlo.
Por otro lado Pankiewicz et al. en [12, 33] presentan un FPAA en tiempo continuo con 40 celdas.
La estructura del CAB consiste en un OTA completamente diferencial, un banco de capacidades pro-
2.1. Sistemas reconfigurables 7
gramables e interruptores permitiendo la reconfigurabilidad del CAB con capacidad o sin capacidad
programable, permitiendo funciones básicas como, adición, substracción, amplificación, atenuación,
integración y filtrado de un señal. Ray et al. en [34] presentan una metodología de diseño general
con amplificadores operacionales de transconductacia basados en circuitos analógicos lineales y no-
lineales, en la cual se puede configurar cualquier topología con OTAs. Además, hacen destacar que
la conectividad a nivel local y global juega un papel muy importante en todos los sistemas reconfi-
gurables, ya que tener largas lineas de señal y lineas de señal muy juntas, entre otras cosas, ocasiona
efectos parásitos e interferencias electromagnéticas, siendo éstas las principales fuentes de ruido,
afectando a la estabilidad y el rendimiento de los circuitos analógicos y de señal mixta, particular-
mente a altas frecuencias. Pierzchala et al. en [35] presentan una alternativa para evitar en lo mayor
posible estas fuentes de ruido, teniendo dos niveles para las señales de interconexión.
Becker y Manoli [13] presentan una metodología basada en un arreglo de CABs en forma de
hexágonos. El FPAA consiste de 17 celdas conectadas a través de una red de interconeccinado, cada
CAB esta construido por integradores gm -C sintonizables con el objetivo de implementar filtros en
tiempo continuo de alta velocidad.
2.1.5. Técnicas de FPAAs en modo corriente

La técnica en modo corriente para topologías en tiempo continuo, permite anchos de banda más
grandes que para topologías en tiempo discreto y que para técnicas en modo voltaje ya sea en tiempo
discreto o continuo. Por tal motivo, esta técnica es más utilizada para la implementación de FPAAs
con aplicaciones de procesamiento de señal analógica. Quan et al, y Embabi et al. en [16, 17] propo-
nen una arquitectura que permite la operación de circuitos analógicos a altas frecuencias, tensiones
de alimentación baja y la implementación de esta arquitectura en un proceso MOS digital.
Ubicando el FPAA que se ha desarrollado en el grupo de investigación AHA del departamento de
ingeniería electrónica por Fernández et al en [25] y descrito en el capítulo tres, éste está diseñado en
modo corriente con topologías basadas en elementos translineales (tiempo continuo). El FPAA con-
tiene 25 celdas translineales reconfigurables distribuidas en una matriz cuadrada. Cada CAB consta de
un elemento translineal de altas prestaciones, una fuente de corriente programable de 7 bits y otra de 6
bits, un espejo de corriente programable, un banco de capacidades programable e interruptores de re-
configuración. Con la reconfigurabilidad de estos bloques se hace posible la implementación tanto de
circuitos analógicos estáticos como dinámicos, tales como multiplicadores, divisores, convertidores
RMS a DC y filtros en el dominio logarítmico.
También se han desarrollado FPAAs en tiempo discreto con técnicas en modo corriente. Halima
et al. en [20] proponen bloques de macroceldas basadas en corriente conmutada para formar los
CABs de la FPAA. La macrocelda utiliza una combinación de celdas de corrientes conmutadas clase-
A programables, la cual desempeña el procesamiento de señal analógico básico. Las macroceldas
propuestas se benefician de la flexibilidad de la técnica de corrientes conmutadas para implementar
aplicaciones como filtros programables, osciladores, sistemas de control, y convertidores analógico-
digital y digital-analógico. En conclusión en [20] proponen una arquitectura de una celda universal
para implementar el mayor número de circuitos analógicos básicos con técnicas de modo corriente en
tiempo discreto para el procesamiento de señal mixta.
2.1.6. Implementación de FPAAs con transistores de puerta flotante

Por otro lado también se encuentra en la literatura FPAAs basados en transistores MOS con puerta
flotante. Esta técnica permite la integración de memorias analógicas, interruptores y resistores muy
compactos, por lo que se pueden implementar FPAAs de gran escala basados en tecnología de puerta
flotante (Basu et al. [10], Schlottmann et al. [11], Hall et al. [36]). Los transistores de puerta flotante
8 Introducción
tienen la característica de que se pueden utilizar como interruptores compactos con una resistencia re-
lativamente constante en todo el rango de operación y ser programados como una resistencia variable.
Los FPAAs de puerta flotante proporcionan los niveles necesarios de programabilidad y de funcio-
nalidad para implementar sistemas de procesamiento de señal complejos. En conclusión, esta técnica
con circuitos analógicos reconfigurables ofrece una atractiva alternativa para implementar sistemas
avanzados de procesamiento de señal en sistemas con bajo consumo de potencia. Sin embargo, un
elemento importante a tener en cuenta en un sistema reconfigurable o un FPAA son los interruptores
de configuración, ya que la señal se puede ver afectada por cualquier efecto no ideal del interruptor.
Por razones prácticas el interruptor debe de tener geometrías mínimas y ser fácilmente controlable.
En los FPAAs de puertas flotantes hay que tomar especial atención en los interruptores ya que éstos
pueden tomar un valor intermedio entre el estado de encendido y apagado y contribuir con una impe-
dancia no deseada a la señal procesada, además de las capacidades parásitas y las corrientes de fuga
de los transistores. El efecto fundamental de incrementar la capacidad y la resistencia en la linea de
señal es la disminución del ancho de banda del sistema.
2.2. Fundamentos de los circuitos translineales

2.2.1. Introducción
El término translineal se emplea para aquellos dispositivos que guardan una relación lineal entre
la transconductancia y la corriente del colector o drenador, lo que se cumple con gran precisión para
el caso del transistor bipolar y MOS (operando en débil inversión) respectivamente. Este concepto
fue introducido por Gilbert en 1975 [37], con un amplio trabajo en el procesado analógico de señal.
Hoy en día el principio translineal está bien fundamentado en la literatura [38–41], con un número
muy amplio de aplicaciones en el procesado analógico de señal, tales como: amplificación [42], mul-
tiplicadores, divisores [43–46], multiplicadores de frecuencia [47], convertidores RMS-DC [48–51]
y circuitos de diferencia y suma vectorial [49, 52, 53]. Los filtros translineales fueron introducidos
originalmente por Adams en 1979 [54], denominados filtros log-domain y en 1990 por Seevinck [55],
generando un considerable interés en los filtros tranlineales. Un amplio estudio del estado del arte
de los circuitos translineales dinámicos en general, es presentado por Mulder [39]. También se han
reportado circuitos más complejos como osciladores [56, 57], detectores de fase y PLLs [58].
2.2.2. Principio translineal

Con fundamento en lo anterior, los circuitos translineales están basados en la relación exponencial
que existe entre la corriente de colector/drenador y la tensión puerta/base surtidor/emisor del transistor
bipolar o del transistor MOS operando en débil inversión, teniendo de forma ideal un ancho de banda
infinito y corrientes de puerta/base igual a cero, esto es:
VGE
η
IC = λI0 e uT
(2.1)
donde I0 es la corriente sub-umbral del transistor cuando VG = VS = 0, uT es la tensión térmica
(25 mV ) y los parámetros λ y η son magnitudes adimensionales que escalan la corriente de colector
y la diferencia de tensión entre la puerta y el emisor respectivamente.
Haciendo la derivada de la ecuación (2.1) con respecto a la tensión VGE , se obtiene la transcon-
ductancia del elemento translineal ideal, la cual se puede apreciar que es lineal con respecto a la
corriente de colector. Esto se expresa en la ecuación (2.2)
dIC η
gm = = IC (2.2)
dVGE uT
2.2. Fundamentos de los circuitos translineales 9
C IC
+
VGE
_
E
Figura 2.2: Símbolo del elemento translineal utilizado en este texto y propuesto por Fernandez y Madre-
nas en [59]. Consta de tres terminales denominados puerta (G), emisor (E) y colector (C).
- +
VGE4
+ VGE5
-
VGE3
-
+
-
VGE
E2 -
+ VG
6
VG
+ E1
-
En
-
VG
VG
EN
+ +
Figura 2.3: Lazo translineal genérico, representando N elementos translineales ideales y conectados de
distintas formas entre si. La flecha define los elementos translineales que están orientados en el sentido
CW ó CCW. Si la flecha entra por la puerta se define como un elemento CW, si entra por el emisor se
define como un elemento CCW.
En la figura 2.2 se muestra el símbolo del elemento translineal utilizado en este texto, propuesto
por Fernandez et al. [59]. Éste es un elemento de tres terminales y por razones históricas y de similitud
con los transistores bipolares y MOS, los terminales fueron denominados como: puerta (G), emisor
(E) y colector (C).
Basándonos en el reporte técnico de Minch [38], un lazo translineal está caracterizado por un
bucle cerrado de elementos translineales conectados entre si por medio del emisor o puerta, donde
unos elementos están posicionados en el sentido de las manecillas de reloj (CW) y otros elementos
están posicionados en sentido contrario a las manecillas del reloj (CCW). En la figura 2.3 se muestra
un lazo con N elementos translineales, VGEn representa el potencial entre puerta y emisor del enésimo
elemento translineal. Siguiendo el sentido de la flecha alrededor del lazo y aplicando las leyes de
Kirchhoff para tensiones, tenemos que la sumatoria de las caídas de tensión de los elementos que
10 Introducción
están en sentido CCW es igual a la sumatoria de las caídas de tensión de los elementos que están en
el sentido CW
X X
VGEn = VGEn (2.3)
nCCW nCW
Si despejamos la tensión VGE de la ecuación (2.1) y sustituimos en la ecuación (2.3) obtenemos
la siguiente expresión
X uT ICn X uT ICn
ln = ln (2.4)
η λn Is η λn Is
nCCW nCW
Si se considera que todos los elementos translineales están a la misma temperatura y el factor de
escala η es el mismo, se pueden eliminar los términos que están fuera del logaritmo natural, resultando
la expresión:
X ICn X ICn
ln = ln (2.5)
λn Is λn Is
nCCW nCW
Aplicando las propiedades de los logaritmos en la ecuación (2.5), donde la suma de logaritmos es
igual al logaritmo del producto de sus argumentos, esta expresión se puede re-escribir de la siguiente
manera
Y ICn Y ICn
ln = ln (2.6)
λn Is λn Is
nCCW nCW
Tomando en ambos lados de la expresión el argumento del logaritmo, y tanto la corriente especí-
fica Is como el factor de escalamiento es el mismo para todos los elementos, obtenemos la ecuación
del lazo translineal.
Y Y
ICn = ICn (2.7)
nCCW nCW
La expresión del lazo translineal se puede utilizar para una amplia variedad de funciones útiles
para el acondicionamiento de señal analógica. En la literatura dividen a los circuitos translineales en
dos principales grupos: circuitos translineales estáticos y circuitos translineales dinámicos. Los cir-
cuitos translineales estáticos pueden implementar funciones de transferencia con circuitos lineales y
no lineales, mientras que los circuitos translineales dinámicos pueden realizar funciones dependien-
tes de la frecuencia como filtros o ecuaciones diferenciales. En los siguientes apartados se detalla el
principio de funcionamiento de los circuitos translineales estáticos y dinámicos.
Principio translineal estático

El principio translineal estático, como su nombre indica supone una nula dependencia con res-
pecto al tiempo de todas las variables involucradas, por lo que no es posible generar funciones con
comportamiento dinámico.
Existen varias topologías que proporcionan la misma ecuación del lazo translineal, pero basta con
tener en cuenta dos de ellas. En la figura 2.4 se muestran estas dos topologías, las cuales tienen la
misma ecuación de lazo. La topología apilada se muestra en 2.4a, donde todos los elementos con la
misma orientación se agrupan y la topología alternada se muestra 2.4b, donde se van conmutando los
elementos con orientación CCW y CW.
Las ventajas y desventajas de cada una de las topologías se pueden ver en el reporte técnico de
Minch [38], también son mencionadas por Enz y Punzenberger en [60], de las cuales cabe destacar
que la topología alternada es más utilizada cuando se trata de preservar la ventaja de operar a bajas
I2 I3
I4 I1 I3 I2 I4
I1
(a) Topología apilada (b) Topología alternada
Figura 2.4: Topologías de lazos translineales, donde ambas tienen la misma ecuación de lazo. La topolo-
gía apilada se muestra en (a) donde todos los elementos con la misma orientación se agrupan. En (b) se
muestra la topología alternada, donde se van conmutando los elementos con orientación CCW y CW.
IC
IC
IC
VG
VG
VG
VE
VE
VE
IE MEP
(a) Diodo (b) Seguidor (c) Enz-Punzenberger
Figura 2.5: Esquemas de polarización más comunes en circuitos translineales. En (a) se muestra la
conexión de tipo diodo, en (b) se muestra la conexión de seguidor emisor y en (c) la conexión Enz-
Punzenberger.
tensiones en los circuitos translineales y que presenta mayor inmunidad a los efectos no deseados
en la función de transferencia. De cualquier manera ambas topologías siguen la misma ecuación de
lazo. Partiendo de la ecuación (2.7) se cumple que I1 I2 = I3 I4 , lo que podemos interpretar como un
multiplicador/divisor de un cuadrante (ver ecuación (2.8)).
I3 I4
I1 = (2.8)
I2
Otro punto a tomar en cuenta en los elementos translineales es la polarización, que consiste en
forzar las corrientes de entrada en el emisor o colector en cada elemento translineal que conforme
un lazo, también ajustar la tensión puerta-emisor para mantenerlo operando en la región adecuada
y que responda a la ecuación (2.1). Existen varias formas de lograr esto, incluso se puede hacer
con amplificadores operacionales, pero en este texto solo se considerarán tres posibles topologías
mostradas en la figura 2.5, las cuales son las más habituales en circuitos translineales. Cabe mencionar
que en un circuito translineal es necesario tener dos tipos de polarizaciones, una para los elementos
12 Introducción
IC
ICap
Vconst
+ -
+
+
VCap C VGE
- -
Figura 2.6: Principio del circuito translineal dinámico. Agregando una capacidad como elemento básico,
tal y como se muestra, los circuitos translineales pueden implementar ecuaciones diferenciales lineales y
no lineales.
que están en sentido de CCW y otra para los que están en sentido CW.
En la figura 2.5a se muestra el esquema de polarización de tipo diodo. Esta topología forzará una
tensión de puerta necesaria para que el elemento translineal tenga la capacidad de hacer circular la
corriente de colector necesaria. Es decir si la corriente de entrada es mayor o menor a la corriente
de colector del elemento translineal, la tensión de puerta-emisor aumentará o disminuirá, respectiva-
mente, ajustándo también la corriente de colector del elemento translineal.
Las figuras 2.5b y 2.5c muestran las conexiones de seguidor emisor y la conexión Enz-Punzenberger,
respectivamente. La topología de seguidor emisor, supone que la corriente de colector es igual a la co-
rriente de emisor (manteniendo al margen que en casi todos los casos hay que compensar la corriente
de emisor con una corriente distinta a la del colector), forzando la corriente de salida en el emisor
del elemento translineal fijando así la tensión del emisor, es decir si la corriente de emisor es mayor
que la corriente de colector, la tensión de emisor aumentará, reduciendo la tensión de puerta-emisor,
de esta manera ajustará la corriente de emisor reduciéndola hasta que se aproxime a la corriente de
colector y viceversa.
La topología con conexión Enz-Punzenberger [61] es una alternativa a la conexión de seguidor

emisor, fijando la tensión en el emisor, por medio del transistor MOS en retroalimentación con el
elemento tranlineal. Ésta es una manera más elegante que hacerlo con amplificadores operacionales.
La topología opera de la siguiente manera, si la corriente de entrada incrementa, la tensión de colec-
tor también incrementará, causando que el transistor en retroalimentación obligue a incrementar la
corriente del emisor. Ahora, si la corriente del colector incrementa la tensión de colector disminuirá,
debido a que la corriente que circula a través del transistor de retroalimentación también disminuye,
ya que la tensión de puerta-surtidor del transistor en retroalimentación disminuirá, aumentando la
tensión en el emisor y disminuyendo la tensión puerta-emisor del elemento translineal reduciendo la
corriente de colector.
El inconveniente de esta topología, es que genera un polo parásito en el colector pero se puede
evitar haciendo un buen dimensionamiento del transistor en retroalimentación. En el capítulo seis
sección 6.2.1 se habla más en detalle de este efecto.
Iin
Vin D2
+ VCap
+ D4 Iout
D1 -
I2
-
I3 D3
Figura 2.7: Filtro pasa-bajas log-domain de primer orden propuesto por Adams [54].
Principio translineal dinámico

Con los circuitos translineales estáticos solo es posible implementar circuitos con aplicaciones que
tienen nula dependencia con respecto al tiempo. Con la incorporación de un elemento reactivo básico
como es el capacitor, se pueden implementar circuitos que realicen ecuaciones diferenciales lineales
como los filtros y ecuaciones diferenciales no lineales como osciladores o PLL’s. Estos circuitos
fueron nombrados por Mulder [62] como circuitos translineales dinámicos.
El principio de operación de los circuitos translineales dinámicos se puede explicar con la ayuda
de la figura 2.6. El circuito puede ser descrito en términos de la corriente de colector y de la corriente
que fluye a través del capacitor. Derivando la ecuación (2.1) para IC con respecto al tiempo y tomando
en cuenta que VGE es también una función con respecto al tiempo, se aplica la regla de la cadena para
obtener la siguiente expresión [63].
V̇GE
I˙C = IC (2.9)
uT
La corriente en el capacitor está dada por
ICap = C V̇Cap (2.10)

Donde VCap es la caída de tensión en el capacitor.
Multiplicando en ambos lados de la ecuación (2.9) por la capacidad C en uno de los lados tenemos
V̇GE C donde esta expresión nos recuerda a la corriente que circula a través del capacitor con una
tensión VGE , tal y como se ilustra en la figura 2.6. Tomando en cuenta estas consideraciones la
ecuación (2.9) se puede rescribir de la siguiente manera:
CuT I˙C = ICap IC (2.11)

Cabe destacar que de la ecuación anterior podemos observar la multiplicación de dos corrientes
IC e ICap . Esto es debido a que la derivada de la caída de tensión en el capacitor V̇Cap es igual a la
derivada de la caída de la tensión puerta-emisor V̇GE , ya que la tensión VCap es igual a Vconst +VGE ,
donde Vconst es una tensión constante.
2.2.3. Filtros log-domain

Los filtros log-domain también son conocidos como companding filters, debido a la compresión
logarítmica de la señal de entrada y la expansión a la salida. Los circuitos translineales por naturaleza
tienen esta propiedad, la cual les permite operar solo con pequeñas excursiones de tensión y por
14 Introducción
Iin I2 I3 Iout
Vref Vref
TE1 TE2 TE3 TE4
Cap
Figura 2.8: Filtro pasa-bajas log-domain de primer orden.
tanto tener grandes márgenes dinámicos y buenos anchos de banda. El inicio de los filtros log-domain
fue en 1979 por Adams [54]. La figura 2.7 muestra la primera aproximación de un filtro pasa-bajas
log-domain. Analizando este circuito se pueden deducir las siguientes ecuaciones:

Iin
Vin = uT ln (2.12)
IS
in −VCap
“V ”
ICap = IS e uT
− I2 = C V̇Cap (2.13)
“V ”
Cap
Iout = I3 e uT
(2.14)
Tomando en consideración que IS y uT es la misma en todos los diodos, despejamos de la ecua-
ción (2.13) para la corriente de entrada, obteniendo la siguiente expresión
“ ” “V ” “V ”
Vin Cap Cap
Iin = IS e uT
= C V̇Cap e uT
+ I2 e uT
(2.15)
de la ecuación (2.14) podemos deducir que

“V ”
Cap Iout
e uT
= (2.16)
I3
derivando de la ecuación (2.16) para Iout tenemos:
I˙out
V̇Cap = uT (2.17)
Iout
Sustituyendo las ecuaciones (2.16) y (2.17) en (2.15) se obtiene la ecuación diferencial, dada por:
CuT I˙out + I2 Iout = I3 Iin (2.18)

2.3. Modelado de circuitos de señal mixta en alto nivel 15
Seevinck [55] junto con Frey [64] en 1990 y 1993 respectivamente presentaron la implementación
de este tipo de filtros, utilizando elementos translineales. Se puede obtener la ecuación para un filtro
translineal de primer orden, mostrado en la figura 2.8 y comparar la función de transferencia con
la ecuación diferencial (2.18). Partiendo de la teoría de lazos translineales explicada anteriormente,
podemos encontrar la siguiente expresión:
Iin I3 = (I2 − C V̇Cap )Iout (2.19)

Donde C V̇Cap es la corriente del capacitor. Para encontrar la tensión en el capacitor se puede
obtener de distintas maneras, una de ellas es igualando la tensión VE de las ecuaciones de corriente I3
e Iout , o aplicando la ley de Kirchhoff para tensiones, teniendo en cuenta la relación exponencial entre
corrientes y tensiones en los elementos translineales. Utilizando cualquier método podemos encontrar
que:

Iout uT
VCap = VG − ln (2.20)
I3 η
Tomando en cuenta que Iout y VCap son variables del tiempo la derivada de (2.20) se hace apli-
cando la regla de la cadena, quedando de la siguiente manera:
uT I˙out
V̇Cap = − (2.21)
η Iout
Sustituyendo la ecuación (2.21) en (2.19) se obtiene la siguiente ecuación diferencial
uT ˙
C Iout + I2 Iout = Iin I3 (2.22)
η
De esta manera podemos observar que las ecuaciones (2.22) y (2.18) son las mismas, excepto la
η que es un factor de escalamiento de la tecnología.
Si aplicamos la transformada de Laplace a la ecuación (2.22) o (2.18) se puede ver claramente de
que se trata de un filtro pasa bajas de primer orden
I3
I2
H(s) = (2.23)
1 + C uIT2 s
Donde la frecuencia de corte esta dada por
I2
fc = (2.24)
C2πut
Se puede apreciar que tanto el ajuste de ganancia (I3 /I2 ) como el ancho de banda se puede hacer
mediante corrientes de polarización como lo son I3 e I2 .
2.3. Modelado de circuitos de señal mixta en alto nivel

2.3.1. Introducción
Desde hace tres décadas los lenguajes de descripción de hardware (HDL) han sido utilizados
para modelar y simular sistemas del campo de la ingeniería como sistemas electrónicos analógicos y
digitales. Los lenguajes HDL más conocidos y utilizados son VHDL y Verilog, los cuales hoy en día
modelan sistemas analógicos y de señal mixta (AMS), usando módulos que describen la estructura y
el comportamiento de dichos sistemas analógicos y de señal mixta.
Debido a que la complejidad de los sistemas integrados de señal mixta incrementa día a día, la
necesidad de modelar y simular el comportamiento de dichos sistemas ha sido mayor, siguiendo una
16 Introducción
metodología que permita evaluar los compromisos de la arquitectura y al mismo tiempo evitar largos
retardos en simulaciones con modelos de dispositivos más complejos. Hay que tomar en cuenta y
asumir el compromiso entre resultados precisos y tiempos de simulación. Dicho de otra manera, se
requieren de tiempos de simulación muy largos para mejorar los resultados. Un ejemplo de ello se
puede apreciar en los moduladores sigma-delta.
Los niveles jerárquicos de diseño ayudan a mejoran la posibilidad de crear diseños más óptimos.
No obstante es necesario examinar otras técnicas para explorar el espacio de diseño de diferentes
arquitecturas adecuadas para una función en particular.
En la figura 2.9 se muestra la representación de los distintos niveles de descripción, tomando
como ejemplo el elemento translineal propuesto por Fernández en [59], donde se puede apreciar que
dentro de un flujo de diseño para sistemas analógicos y de señal mixta, básicamente se tienen cinco
niveles de descripción los cuales se mencionan a continuación:
1. Nivel físico. En este nivel el sistema es descrito por medio de rectángulos o polígonos a dife-
rentes capas, los cuales corresponden al layout físico del chip.
2. Nivel circuital. La representación del sistema en este nivel es por medio de conexiones entre
elementos básicos, tales como transistores, diodos, resistencias, condensadores e inductores.
Estos elementos básicos pueden ser traducidos a una descripción física.
3. Macromodelo. Los macromodelos son utilizados para describir un circuito a un nivel más alto
manteniendo algunos de los comportamientos esenciales de dicho circuito. Éstos se confor-
man básicamente de fuentes controladas, resistencias, condensadores, inductores, amplificado-
res operacionales, interruptores, etc. Cabe mencionar que no existe una relación uno a uno entre
los elementos del macromodelo y los elementos del circuito.
4. Nivel comportamental. El sistema consiste de un conjunto de bloques, los cuales son descritos
por un conjunto de ecuaciones matemáticas (ecuaciones diferenciales, ecuaciones algebraicas
o funciónes de transferencia) que relacionan la señal de entrada y salida.
5. Nivel funcional. Una ecuación matemática describe como la señal de información de entrada
es mapeada sobre la señal de información de salida. Esta operación puede ser representada por
un diagrama de flujo.
2.3.2. Metodología de diseño Bottom-Up y Top-Down

Metodología bottom-up
La metodología tradicional de diseño se conoce como el diseño bottom-up. El proceso de diseño

comienza con el diseño de los bloques individuales a nivel circuito, los cuales se combinan para for-
mar un sistema. El diseño de los bloques comienza con un conjunto de especificaciones y termina con
una descripción a nivel circuito. Cada bloque es sintetizado de forma independiente, por lo que no es
necesario tener lazos iterativos en el diagrama de flujo, ya que éstos son verificados individualmente.
Una de las ventajas de esta metodología es la posibilidad de tener un diseño concurrente de los di-
ferentes bloques, donde el mayor desafío es el de garantizar el correcto comportamiento del sistema
después de unir todos los bloques. Por este motivo esta metodología es más efectiva para diseños
pequeños. La desventaja es que todos los bloques están descritos a muy bajo nivel y esto implica
tiempos de simulación largos (dependiendo de la aplicación), por lo que no se recomienda utilizar
esta metodología para diseños complejos y grandes.
G
M5 M4 M3 M11
I B1
M6
M10 C
M1
M7 M2
I B2
M8 M12
E
M9 M13
(a) Physical Level Layout (b) Circuit Level
- IC analog begin
vx=Ba-(a1*I(B_N1)/(k+I(B_N1)));
VGC vy=Bb+(a2*I(B_N2)/(k+I(B_N2)));
if (vc > ve) begin
icol1 =K*limexp(A*pow((vbe-vy+vx),B))*(1-limexp((-vce)/ut));
icol2 =Is*limexp(((vbe+vx)/(n*ut)))*(1-limexp((-vce)/ut));
icol=icol2;
if (icol > 815e-6) icol = 815e-6;
+
IG iemi1=icol1;
iemi2 =Ise*limexp(((vbe+vx)/(n1*ut)))*(1-limexp((-vce)/ut));
iemi=iemi2;
+ VGE/UT VGC/UT
if (iemi > 1e-3) iemi = 1.06e-3;
IS(e -e ) end
icol = icol*(1+(0.065*vc));
I(C) <+ icol;
VGE I(E) <+ -iemi;
- IE end
endmodule
(c) Macro Level (d) Behavioral Level
Pre-distortion block
C
G
(e) Functional Level
Figura 2.9: Representación de los distintos niveles de descripción, mostrando un ejemplo del elemento
translineal desarrollado por Fernández et al. en [59].
18 Introducción
Figura 2.10: Flujo de las metodologías Top-Down y Bottom-Up.
Metodología top-down
La metodología top-down es más adecuada para diseños complejos. Ésta se empieza con un con-
junto de especificaciones funcionales, dividiendo el sistema en pequeños bloques. El diseño a un nivel
de abstracción alto consiste en deducir las limitaciones de los bloques y determinar la influencia de
las no idealidades en la funcionalidad del sistema. Sin embargo, el principal problema es encontrar
un bloque óptimo y viable para satisfacer las limitaciones sin tener conocimiento de los detalles de su
aplicación [65].
Con una metodología top-down sistemática, se puede realizar un diseño optimizado de gran es-
cala. Sin embargo no es viable para otras metodologías debido a su complejidad. En general se suele
utilizar una combinación de metodologías, por ejemplo se puede realizar un modelo con una meto-
dología bottom-up y utilizarlo en un diseño de flujo top-down, tal y como se muestra en la figura
2.10.
Figura 2.11: Lenguajes actuales a diferentes niveles de abstracción [66].
2.3.3. Estado del arte de herramientas para el modelado AMS

Las herramientas de lenguajes AMS-HDL permiten el diseño de sistemas analógicos y de señal
mixta utilizando módulos que encapsulan una descripción comportamental de alto nivel, así como
una descripción estructural de los sistemas y componentes. El comportamiento de cada módulo puede
ser descrito matemáticamente en términos de sus puertos y de los parámetros externos aplicados al
módulo. Esta descripción pude ser utilizada en diversas áreas físicas tales como eléctrica, mecánica,
dinámica de fluidos y termodinámica.
Actualmente existen muchas herramientas AMS-HDL. Popescu y Goldgeisser [67] analizan al-
gunos aspectos importantes de las simulaciones en señal mixta. Las dificultades para combinar las
partes analógicas y digitales en un modelo de señal mixta son:
1. La representación de la señal no es la misma.
2. El paso de tiempo es independiente, ya que los pasos de tiempo entre los módulos analógicos
y digitales no son los mismos.
3. Las diferencias en el diseño de los módulos analógicos y digitales (punto de operación y análisis
de DC).
Hoy en día las herramientas más populares de AMS-HDL son el VHDL-AMS y el Verilog-AMS.
Estas dos herramientas de lenguaje son comparadas y evaluadas por Pecheux et al. [68], presentando
una comparativa entre estos dos lenguajes. La principal diferencia entre las dos herramientas HDL
está en la forma de manejar las ecuaciones. Por un lado en Verilog-AMS es obligatorio usar sentencias
secuenciales al momento de construir un bloque analógico, mientras que en VHDL-AMS la secuencia
de ecuaciones es una tarea transparente para el usuario. No obstante Verilog-AMS no requiere de una
interface física entre modulos analógicos y digitales, mientras que en VHDL-AMS es imprescindible
la adición de dicha interface. Pecheux en la tabla 1 de [68] muestra las distintas características para
cada herramienta HDL.
20 Introducción
Miller y Cassagnes [69] presentan las herramientas verilog-A y verilog-AMS como lenguajes de
descripción de hardware para bloques analógicos y sistemas mixtos. El principal objetivo de Lemaitre
[70] es sintetizar la mayoría de las propuestas presentadas hasta ahora para la estandarización de
modelos compactos usando verilog-A. Cabe mencionar que Verilog-A (lenguaje de descripción de
alto nivel para módulos analógicos) es un subconjunto de verilog-AMS (lenguaje de descripción de
alto nivel para módulos de señal mixta) el cual se puede apreciar en la figura 2.11. Por otro lado Yang
et al [71] presentan algunas características de modelado en VHDL-AMS, analizando la metodología
de modelado de los sistemas de señal mixta.
Existen otros lenguajes de descripción enfocados al diseño de sistemas analógicos y de señal mix-
ta. Vachoux en [72] presenta los principales aspectos de una primera versión del lenguaje SystemC-
AMS, donde modela algunos ejemplos utilizando este lenguaje. De la misma manera Al-Junaid y
Kazmierski [66] presentan una nueva metodología donde desarrollan una extensión de SystemC para
describir sistemas analógicos, el cual permite el modelado de sistemas de señal mixta con niveles
arbitrarios de abstracción. SystemC es un lenguaje de diseño para sistemas de tiempo discreto por
medio del lenguaje de programación C++ orientado a objetos, con el cual permite desarrollar diseños
a nivel sistema y el intercambio de propiedad intelectual (IP) en múltiples niveles de abstracción. La
extensión de este lenguaje llamado SystemC-A contiene un nuevo constructor de lenguaje que asocia
implementaciones numéricas. El proposito general de SystemC-A es ser un superconjunto de Sys-
temC. Como se puede apreciar en la figura 2.11, éste cubre una amplia área de modelado analógico y
de señal mixta. En esta figura también se puede apreciar una comparativa entre los distintos lenguajes
cubriendo los diferentes niveles de abstracción.
En la literatura existen otros otros lenguajes de modelado, por ejemplo MGAM (Model Generator
for Analog Macros) propuesto por Enright et al. [73], Paragon propuesto por Mallick et al. [74],
SAMSA propuesto por Zorzi et al. [75], MSMD (Mixed-Signal Multi-Domain) propuesto por Levitan
et al. [76], entre otros.
2.3.4. Estado del arte de las diversas aplicaciones con modelado

Hoy en día, estas aproximaciones son comúnmente aplicadas y han sido reportadas en muchos
trabajos de investigación sobre diseños de sistemas analógicos y de señal mixta. Aunque no existe
una metodología en concreto, todas se basan en la síntesis (top-down) y la verificación (bottom-up)
de un circuito o sistema.
Por lo general la síntesis se hace a partir de un conjunto de especificaciones de diseño hasta
obtener un circuito que cumpla con dichas especificaciones a un nivel más bajo, y la verificación se
hace partiendo del comportamiento de un circuito para posteriormente ser descrito a un nivel más
alto obteniendo de esta forma modelos más precisos. Por ejemplo, Compiet et al. en [77] implementa
una metodología top-down para desarrollar la síntesis de convertidores ADC de tipo flash mediante
C++ partiendo de las especificaciones de diseño como número de bits, frecuencia de muestreo, etc.
Martínez-Alvarado en [78] realiza una síntesis para el diseño de filtros activos. La herramienta permite
también la verificación generando la función de transferencia más óptima a las especificaciones de
diseño. Ruiz-Amaya et al. en [79] proponen una metodología de diseño (top-down) para convertidores
Σ∆ (SIMSIDES), la cual parte de un conjunto de especificaciones y un conjunto de librerías para
evaluar y obtener la arquitectura óptima. Basrour et al. en [80] describen una metodología top-down
para el modelado y simulación de un microsistema heterogenio. Mita y Palumbo [81] proponen una
metodología basada en una descripción jerárquica bottom-up de circuitos analógicos. Dobrovolný et
al. en [82] proponen un metodología que permite construir modelos bottom-up para tener modelos de
alto nivel más eficientes.
En la tabla 2.2 se muestran algunas aplicaciones, pero existen muchas más en la literatura, tales
como efectos de mismatch y fuentes de corriente para DACs (Albiol et al. [83]), ruido de substrato en
sistemas de señal mixta (Koukab et al. [84]), arquitecturas reconfigurables para el acondicionamiento
2.4. Conclusiones 21
Tabla 2.2: Estado del arte de las aplicaciones de modelado a alto nivel.
Author Application AMS Tool Modeled Effects
Mentzer and 10 bits pipeline Verilog Nonlinearities within amplifier such as
Wey [87] ADC capacitor mismatch and slew rate limiting.
Compiet Flash ADC C++ Nonlinearities of the simplest
et al. [77] high speed ADC
Ruiz-Amaya Sigma-Delta Matlab/Simulink Discret and continuous time circuits
et al. [79] modulator techniques
koe and Zhang Sigma-Delta Matlab/Simulink Effect of each common non-idealities in
[88] modulator switch-capacitor ciruits on sigma-delta
modulator
Pallares Sigma-Delta Simulink-like Modeling second-order effects
et al. [89] modulator
Basrour µPG, EHC Simulink phisical properties of employed material
et al. [80] and AC-DC smash and the geometry of the piezoelectric
transducer
Mita and Analog filter VHDL Non-idealities of the operational amplifier
Palumbo [81] and DC-DC internal resistances in the inductor and the
converter diode
Dobrovolný Analog Disharmony The model contain a small number of
et al. [82] communications linear transfer function, static
circuits nonlinearities, and scale factor to predict
the dominant nonlinear effects
Gstottner ECS equivalent NEMO (NEtlist Equivalent current source that represents
et al. [90] current sources based Emission the dynamic switching currents within one
MOdels clock cycle
Shuenn-Yuh OTA-C Filter Matlab/Simulink non-linearity, noise and finite gain of a
Chih-Jen [91] OTA-C filter
de MEMS (Martinez-Alvarado et al. [85]), efectos de no-linealidades en convertidores de potencia

(Marco et al. [86]), entre otros.
2.4. Conclusiones
En este capítulo se realizó el estudio del estado del arte de los FPAAs, del principio translineal y
del modelado de alto nivel. En la sección de los FPAAs se presentan un amplio estudio de los dife-
rentes FPAAs tanto comerciales como los desarrollados por grupos de investigación. De la revisión
literaria se encontró sólo un FPAA desarrollado con elementos translineales y que puede ser compa-
rado con el presentado a lo largo de esta tesis. En el apartado del principio translineal se muestran
los fundamentos teóricos tanto de circuitos estáticos y dinámicos, así como las distintas topologías
de lazo y esquemas de polarización. Finalmente en la parte del modelado de alto nivel se presentan
las metodologías clásicas de diseño (Bottom-Up y Top-Down). También se realiza un estudio de las
distintas herramientas para el modelado y de las distintas aplicaciones que utilizan el modelado de
alto nivel. Existen herramientas para aplicaciones muy específicas donde configurar una aplicación
puede ser muy sencillo. Así mismo, existen herramientas AMS las cuales son mucho más genéricas y
pueden describir cualquier tipo de sistema, utilizando un lenguaje de programación más bajo (Verilog,
VHDL y Matlab).
22 Introducción
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Celda analógica translineal reconfigurable
3
Contenido
3.1. Introducción . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
3.2. Elemento translineal de alta precisión (HPTE) . . . . . . . . . . . . . . . . . . 30
3.2.1. Principio de funcionamiento . . . . . . . . . . . . . . . . . . . . . . . . . 30
3.2.2. Respuesta de la característica I-V . . . . . . . . . . . . . . . . . . . . . . 31
3.3. Celda translineal reconfigurable (RTC) . . . . . . . . . . . . . . . . . . . . . . 32
3.3.1. Arquitectura . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
3.3.2. Funcionamiento de la RTC . . . . . . . . . . . . . . . . . . . . . . . . . . 34
3.3.3. Layout de la RTC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
3.4. Matriz analógica reconfigurable (FPAA) . . . . . . . . . . . . . . . . . . . . . 35
3.4.1. Arquitectura . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
3.4.2. Programación y funcionamiento del FPAA . . . . . . . . . . . . . . . . . 37
3.4.3. Layout del FPAA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
3.5. Conclusiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
Referencias . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
3.1. Introducción
Con base en los fundamentos del principio translineal presentados en el capítulo anterior, en este
capítulo se describe tanto el elemento translineal como la arquitectura de una celda translineal re-
configurable (RTC) propuestos en [1, 2] respectivamente. La arquitectura está basada en un elemento
translineal CMOS con amplio rango dinámico y ancho de banda grande (HBTE), un bloque de capa-
cidades programables (PCAP), dos bloques de fuentes de corriente programable (PCS), tres bloques
como matrices de interruptores (SM), un bloque de espejo de corriente programable (PCM), registros
de configuración (REG) y elementos auxiliares. La finalidad de tener una celda analógica reconfi-
gurable es para construir un matriz analógica la cual también es presentada y descrita a detalle en
[3].
El motivo de retomar el trabajo ya realizado en [3] y descrito en este capítulo, es permitir el
desarrollo de una metodología de diseño bottom-up, la cual se presentará en el siguiente capítulo,
30 Celda analógica translineal reconfigurable
G
M5 M4 M3 M11
IB1
M6
M10 C
M1
M7 M2
I B2
M8 M12
E
M9 M13
Figura 3.1: Esquemático del elemento translineal de alta precisión HPTE
proponiendo una arquitectura, descrita en capítulos posteriores, más eficiente y robusta a los efectos
no deseados, como las capacidades parásitas que producen los circuitos auxiliares de conmutación o
enrutamiento.
3.2. Elemento translineal de alta precisión (HPTE)

En un principio el elemento translineal de ancho de banda grande HBTE propuesto en [2] se
diseñó con el objeto de obtener un amplio ancho de banda para utilizarlo en aplicaciones como multi-
plicadores o filtros en el dominio logarítmico a altas frecuencias. Una vez surgida la idea de utilizarlo
como núcleo de un FPAA, se detectó que tales prestaciones se veían fuertemente afectadas por las
capacidades parásitas inherentes tanto de las matrices de interruptores para hacer el interconexionado
como del enrutado que requiere cualquier dispositivo reconfigurable. Debido a esto, se rediseñó el
elemento translineal, dando lugar un circuito con mayor precisión y versatilidad denominado High
Precision Translinear Element (HPTE) [4, 5], el cual es utilizable en un mayor número de lazos
translineales, como los basados en topologías apiladas, los que contengan polarizaciones tipo segui-
dor o los lazos implementados con celdas de Bernoulli [6]. En la siguiente subsección se describirá
brevemente su principio de funcionamiento.
3.2.1. Principio de funcionamiento

En la figura 3.1 se muestra el esquemático del circuito que realiza un elemento translineal de alta
precisión HPTE. Como se puede apreciar el circuito del elemento translineal consta de tres terminales,
el terminal de puerta (G), el terminal de emisor (E) y el terminal de colector (C). Los transistores M5,
M1, M2 y M7 forman un lazo translineal con topología apilada, donde M1 es el transistor de salida, el
cual fija la corriente drenada por el elemento translineal. El principio de funcionamiento del circuito
propuesto consiste en generar una predistorsión en la puerta del transistor M1 de modo que cuando
éste entre en las regiones de inversión moderada y fuerte, compense la pérdida de transconductancia
y siga manteniéndola proporcional a la corriente de polarización, tal como ocurre en inversión débil.
El transistor M2 se utiliza como referencia para realizar la predistorsión necesaria y corregir la curva
característica del transistor M1. M7 se utiliza como seguidor de tensión para fijar la tensión de puerta
3.2. Elemento translineal de alta precisión (HPTE) 31
de M2 a la tensión de puerta del elemento translineal. La corriente generada por el transistor de

referencia M2 se inyecta al seguidor de tensión M5 por medio del espejo de corriente formado por
M3 y M4 y la tensión de salida del seguidor de tensión es utilizada para fijar la tensión de puerta del
transistor de salida M1. Los espejos de corriente formados por M6, M10 y M8, M9 corresponden a
la polarización de M5 y M7 respectivamente. Los transistores M11, M12 y M13, consiguen que la
corriente de colector sea aproximadamente igual a la del emisor en el elemento translineal ya que
copian y absorben la corriente de M2.
Debido a que no existe un modelo matemático analítico general el cual describa el completo
comportamiento de las regiones de inversión débil, moderada y fuerte del transistor [7, 8], para el
análisis del circuito translineal se han considerado por separado las distintas regiones de operación
para el transistor de salida, modelo de inversión debil 3.1 y modelo de inversión fuerte 3.2.
VG −VS
ID = I0 e nuT e uT
(3.1)
β
ID = (VG − VT O − nVS )2 (3.2)
2n
Donde I0 es la corriente sub-umbral del transistor cuando VG = VS = 0, uT es la tensión térmica
(≈ 25 mV ), n es el factor de pendiente del efecto substrato, β es el parámetro de transconductancia
y VT O la tensión umbral para VS = 0.
La ecuación 3.3 muestra la corriente del colector del elemento translineal en la región de inversión
débil y la ecuación 3.4 muestra la corriente de colector en la región de inversión fuerte. El análisis del
circuito en detalle se puede ver en [3].
VGE
I05
IC = I01 VGE e nuT (3.3)
I1 − I02 II07
2
e nuT
2
β I02 I07 VnuGE
IC = r0 e T − r0 I1 − VT O (3.4)
2n I2
En la figura 3.2 se muestra cómo afectan los parámetros del circuito sobre la curva característica
I-V del transistor de salida M1 en la región de inversión débil e inversión fuerte. En la región de
inversión moderada no están determinados dichos parámetros debido a la falta de modelos tratables,
sin embargo es suficiente con extrapolar dicha curva en esa región.
Este gráfico en conjunto con las ecuaciones 3.3 y 3.4 ayuda a conseguir un ajuste rápido del
dimensionamiento y las polarizaciones del elemento translineal mostrando el efecto de cada uno de
los parámetros en la función de transferencia o curva característica.
3.2.2. Respuesta de la característica I-V

La medida de la característica del elemento translineal se muestra en la figura 3.3, también se
muestra la característica del transistor MOS con las mismas dimensiones que el transistor de salida
M1, donde las rectas punteadas indican una aproximación de una función exponencial en mínimos
cuadrados a las dos características.
A primera vista lo que se puede observar en la figura es el rango dinámico, que para el elemento
translineal es por lo menos 3 décadas mayor que el del transistor MOS, manteniendo un error relativo
por debajo del 10 % (ver [3] pp. 92). El error aumenta tanto en los límites de conducción debido a la
región de saturación que presenta el elemento translineal como para niveles muy bajos de corriente,
ya que el elemento translineal no sigue la función exponencial y presenta un comportamiento plano
en el orden de los pA.
Figura 3.2: Gráfica de ajuste del HBTE, indicando el efecto de un incremento o decremento de los pará-
mentros de ajuste sobre la curva característica I-V [3].
Otro aspecto importante que a simple vista se puede ver en la figura es el desplazamiento hacia
la derecha sobre el eje horizontal que tiene el elemento translineal, lo que implica el uso de tensiones
mayores para su operación en comparación con el transistor MOS. Por tanto se pierde la ventaja de po-
der utilizar bajas tensiones que el propio funcionamiento del diseño translineal ofrece, convirtiéndose
así en una desventaja con respecto a los lazos translineales MOS. Una solución a este inconveniente
es sustituir los transistores M5 y M7 por transistores de vaciamiento, los cuales ofrecen una tensión
de corte negativa, reduciendo significativamente la tesión mínima de funcionamiento del elemento
translineal. Otra alternativa es utilizar un proceso tecnológico más avanzado donde la tensión de corte
sea casi nula.
Un estudio más detallado del comportamiento del elemento translineal se muestra en [3] donde
se varían las anchuras de los transistores M1 y M2. Para el transistor M1, conforme aumenta la an-
chura, la curva característica se desplaza hacia la izquierda. Modificando la anchura del transistor de
referencia M2 el nivel de predistorsión aumenta. Así mismo se hacen variaciones de longitudes de
los transistores M5 y M7 teniendo también efectos sobre la curva característica tanto en la zona de
inversión débil como en el nivel de predistorsión. Los parámetros que a nivel de usuario se pueden
variar son las corrientes de polarización I1 e I2 y éstos también presentan un impacto sobre la curva
característica, para el caso de corrientes crecientes en I1 la curva se desplaza hacia la derecha y para
el caso de I2 el efecto es comparable al que ocurre modificando las dimensiones de M2.
3.3. Celda translineal reconfigurable (RTC)

Esta sección presenta la arquitectura de la RTC, la cual tiene por objeto formar parte de una
FPAA para poder ser configurada a cualquier tipo de aplicación analógica con lazos tranlineales y
filtros log-domain, proporcionando circuitos auxiliares al elemento translineal, para darle una mayor
versatilidad y autonomía a la RTC.
La RTC está pensada para poder ser reconfigurada principalmente como elemento translineal o
como elemento translineal con conexión tipo Enz-Punzenberger (EP). Con la necesidad de propor-
3.3. Celda translineal reconfigurable (RTC) 33
-3
10
TE
-4 MOS
10
ID=I0egmVGS
I0=1.92e-25
10-5 gm=28.6
I0=1.92e-13
10-6 gm=27.5
IC or ID [A]
10-7
10-8
10-9
10-10
10-11
10-12
0 0.5 1 1.5 2
VBE or VGS [V]
Figura 3.3: Medida de la característica I-V que muestra el rango dinámico del elemento translineal. En
la figura se compara el rango dinámico del elemento translineal con la característica I-V simulada del
transistor MOS, usando las mismas dimensiones para el transistor M1 . El eje vertical indica la corriente
de colector o drenador y el horizontal la tensión puerta-emisor o puerta-surtidor.
cionar corrientes de polarización ajustables al elemento translineal, se añadió a cada RTC fuentes de
corriente programables, así como espejos de corriente y condensadores. De esta manera la RTC es
capaz de realizar cualquier operación del procesado analógico de señal en el dominio logarítmico,
tales como multiplicadores, osciladores, polinomios, filtros log-domain, etc. La idea de la RTC es
tener circuitos reconfigurables menos dispersos, con conexiones locales, reduciendo así los efectos
no deseados como interferencias o parásitos.
3.3.1. Arquitectura
La figura 3.4 muestra la arquitectura de la RTC, la cual contiene 6 bloques principales que se
describirán brevemente a continuación:
* El elemento translineal (HPTE). Bloque fundamental que contiene el elemento translineal, que
realiza la compresión logarítmica y la expansión exponencial.
* Fuentes de corriente programable (PCS). La RTC contiene dos fuentes de corriente programa-
ble para la calibración del elemento translineal, una de 6 bits dedicada específicamente para la
corriente de polarización I1 , y una fuente de 7 bits que proporciona la corriente de polariza-
ción I2 , compensando efectos de mismatch entre elementos translineales. La fuente de 7 bits
también puede ser configurada como fuente de corriente de propósito general en tres rangos
diferentes, de 0 a 10 nA, 1 µA y 100 µA.
* Capacidad programable (PCAP). La capacidad se ajusta en un rango de 1.25 a 2.5 pF con una
palabra de 7 bits, la cual es útil para implementar funciones con lazos translineales dinámicos.
Figura 3.4: Arquitectura de la celda translineal reconfigurable (RTC). La figura muestra los bloques
principales de la RTC, como el elemento translineal, tres matrices de conmutación (SM), una capacidad
programable (PCAP), un espejo de corriente programable (PCM), dos fuentes de corriente programables
(PCS), varios registros de configuración (REG) y varios elementos auxiliares [9, 10].
* El espejo de corriente programable (PCM). Este puede ser configurado para escalar la corriente
de entrada por 3, 2, 1, 1/2 y 1/3, a la vez que puede cambiar el sentido a la corriente de la entrada,
ya que puede tener corrientes en cualquier sentido a la entrada y puede generar corrientes de
cualquier sentido a la salida.
* Matrices de interruptores (SM). Tres matrices de interruptores permiten hacer la conexión de

los tres terminales del elemento translineal, emisor, puerta y colector, así como la de otros
bloques analógicos y en caso que sea necesario se pueden enrutar líneas de señal hacia otras
filas o columnas.
* Registros de configuración (REG). Los registros almacenan la configuración de los diferentes

bloques que conforman la RTC, donde cada celda contiene siete registros.
Los detalles de diseño y simulaciones de cada bloque de la celda RTC se pueden consultar en [9,
10]; cabe mencionar que la celda consta de más componentes auxiliares, como puertas de paso para
configurar al elemento translineal en modo calibración, o permitir implementar polarizaciones de tipo
Enz-Punzenberger.
3.3.2. Funcionamiento de la RTC

La RTC se diseñó para ser replicada en una matriz de 5×5 y direccionada por filas/columnas, un
modo sencillo para el acceso y la configuración de la RTC. Esto se logra mediante la activación de
señales de direccionamiento x e y de 6 bits cada una, las cuales permiten acceder a la RTC de interés.
3.4. Matriz analógica reconfigurable (FPAA) 35
Estas señales (x, y) se comparten para toda las celdas que pertenecen a la misma fila o columna res-
pectivamente. De forma paralela se hace la programación de los registros individualmente, cargando
los datos que se deseen programar en el bus data bus (8 bits) y seleccionando el registro dentro de la
celda mediante el bus regsel bus (7 bits).
Para hacer las conexiones entre las distintas celdas hay un bus de señal analógica de cuatro lineas
horizontales y cuatro verticales, compartidas también por las celdas pertenecientes a la misma fila
o columna respectivamente. Para hacer la adecuada conexión de un circuito específico, los buses de
líneas horizontales y verticales son manejados por las matrices de interruptores SM_COL, SM_GATE
y SM_EMI (ver figura 3.4). El resto de líneas de señal y polarizaciones auxiliares se comparten por
todas las celdas que constituyen el FPAA.
La RTC se puede configurar de siete formas diferentes para la realización de circuitos tanto de
lazos translineales estáticos como dinámicos, las cuales son:
1. Elemento translineal (TE).
2. Elemento translineal con conexión tipo Enz-Punzenberger (TE con EP).
3. Fuente de corriente programable (PCS de 7 bits).
4. Fuente de corriente programable con capacidad programable (PCS de 7 bits y PCAP).
5. Espejo de corriente programable (PCM).
6. Espejo de corriente programable con capacidad programable (PCM y PCAP).
7. Capacidad programable (PCAP).
El inconveniente que tiene una celda reconfigurable y en específico la RTC es la cantidad de

interruptores en serie que son necesarios para llevar de una celda a otra la señal analógica; no obstante
en teoría esto no significa un gran problema ya que se esta operando en modo corriente. Lo que sí
presenta mayor problema son los efectos parásitos que los interruptores acarrean, específicamente las
capacidades parásitas que se presentan cuando se implementa una aplicación con lazos translineales
dinámicos. Por tal motivo en el capítulo 5 se presenta una nueva propuesta de la RTC donde se
minimizan estos efectos parásitos sin perder versatilidad y robustez, tanto en aplicaciones con lazos
translineales estáticos como dinámicos.
3.3.3. Layout de la RTC

La figura 3.5 muestra el layout de la RTC desarrollado por miembros del grupo de investigación
AHA (por las siglas en inglés Advanced Hardware Architectures). La celda ocupa un área de 232 µm
× 159 µm, con un overhead de la memoria de configuración (parte digital) del 12 %. Los registros
fueron colocados de manera dispersa en distintas partes de la celda con el objetivo de reducir el área
ocupada. Los bloques que ocupan mayor área son el espejo de corriente (PCM) y la fuente de corriente
programable de 7 bits (PCS).
3.4. Matriz analógica reconfigurable (FPAA)

La matriz analógica reconfigurable (FPAA) consta de 25 celdas reconfigurables (RTCs) y 10
celdas adicionales de E/S, las cuales están distribuidas por dos de los lados de la periferia de la
matriz. El propósito de las celdas de E/S es dotar de una interface entre el FPAA y el mundo exterior
por medio de los pads del chip.
Figura 3.5: Layout de la Reconfigurable Translinear Cell (RTC), donde se muestra la posición de cada
uno de los bloques. La dimensión de la celda es de 232 µm × 159 µm.
3.4.1. Arquitectura
La arquitectura adoptada en este FPAA es adecuada y fácilmente escalable a una FPAA de tamaño
mediano, ya que para grandes dimensiones, el FPAA tendría que adoptar otro tipo de arquitectura que
incluyera enrutado multinivel, tal como las que usan en la actualidad los FPGAs.
Como ya se ha mencionado a lo largo de este capítulo, la celda fundamental que constituye la
arquitectura del FPAA es la RTC; no obstante, para poder interactuar sobre la matriz analógica son
necesarios bloques de interfaz y un bloque de polarizaciones que alimenten al FPAA. Estos bloques
de interfaz lo conforman 10 bloques de E/S, los cuales fueron diseñados de tal forma que facilita el
proceso de medida y la caracterización del circuito integrado, con el mínimo número de componentes
discretos e instrumentos de laboratorio disponibles. Las celdas de E/S pueden ser configuradas para
realizar cualquiera de las siguientes funciones:
* E/S en modo desactivada para aislar la salida de cualquier señal a la entrada.

* Como puerta de paso, tanto para interactuar en el FPAA como para leer del FPAA con alteración
mínima en la señal.
* Como Buffer de corriente de entrada o Buffer de corriente de salida, para permitir corrientes
elevadas, ya sea tanto para salir como para entrar al FPAA.
* Como convertidor tensión/corriente para poder entrar al FPAA en modo voltaje.
* Como convertidor corriente/tensión para poder salir del FPAA en modo voltaje.
Los detalles de implementación de esta celda se pueden consultar en [3], donde se describe cada
una de las configuraciones posibles de la celda E/S.
3.4. Matriz analógica reconfigurable (FPAA) 37
1
Uncalibrated
After calibration
0.8
0.6
σ(IC)/IC
0.4
0.2
0
10-10 10-9 10-8 10-7 10-6 10-5 10-4 10-3
IC [A]
Figura 3.6: Medida de la dispersión relativa de la corriente de salida IC , con y sin calibración, entre 25
elementos translineales que contiene el FPAA para diferentes niveles de corriente de salida.
3.4.2. Programación y funcionamiento del FPAA

La programación del FPAA se puede hacer de diversas formas, por medio del puerto paralelo de
un PC o bien con la ayuda de una FPGA. Para este caso se hizo con una FPGA (ver apéndice A)
para facilitar la implementación y montar un test bench en un periodo de tiempo relativamente corto.
El FPAA contiene un bloque de programación, que sólo utiliza 4 líneas digitales (CLK, DATA, WE y
RESET) para su configuración. El CLK es la señal de reloj que habilita al registro de desplazamiento
del convertidor serie/paralelo para cargarse con el valor de DATA (bus de 27 líneas digitales). La
señal de WE al activarse indica que la carga del registro de desplazamiento ha terminado y procede a
actualizar el valor en la celda. La señal de RESET programa todos los registros del FPAA a un valor
seguro por defecto.
La finalidad del convertidor serie/paralelo es reducir los pads del circuito integrado dedicados a
la configuración, de lo contrario serian necesarias 30 líneas digitales (8 del data bus, 7 del regsel bus,
6 del bus x, 6 del bus y, una del WE, una del CLK y una del RESET) para configurar los registros,
cargar los datos y de esta forma llevar a cabo la reconfiguración de un circuito específico.
En la figura 3.6 se muestra la medida de la dispersión de la corriente de salida de los 25 elementos
translineales que contiene el FPAA, sin calibración y con calibración, lo que demuestra el correcto
funcionamiento tanto del FPAA en general como de las fuentes de corriente programables que hacen
posible dicha calibración de los elementos translineales. Este método de calibración se describe en el
apéndice A. En esta misma figura se puede observar que la calibración permite reducir la dispersión
en un factor de 10. A partir de los 10 µA la dispersión incrementa significativamente, debido a que en
esta región de operación (región de inversión fuerte) la tensión de puerta del transistor de salida está
controlada por el comparador de corriente formado por M 6 y M 4, y los comparadores de corriente
son circuitos con una alta sensibilidad al mismatch.
En la figura 3.7 muestra la medida de las características calibradas de todos los elementos transli-
neales de las 25 celdas que conforman el FPAA. Como se puede observar y concordando con la figura
Figura 3.7: Medida de la característica de las 25 celdas translineales calibradas que conforman el FPAA.
3.6 la dispersión es mínima en la región exponencial y ésta aumenta en la región de distorsión de la

curva característica por las razones previamente mencionadas.
3.4.3. Layout del FPAA

La figura 3.8 muestra el layout del FPAA, donde se puede apreciar la matriz analógica de 5×5 en
la parte central, los bloques de E/S en la periferia del costado izquierdo y parte inferior de la matriz
analógica, el circuito de programación en la parte superior izquierda y el bloque de polarización en la
parte inferior izquierda.
3.5. Conclusiones
En este capítulo se repasa la propuesta del elemento translineal presentada en [2] y la celda recon-
figurable con dicho elemento translineal presentada en [1]. De la medida característica del elemento
translineal se puede comprobar que éste opera con un rango dinámico de más de 5 decadas. Con res-
pecto al FPAA se comprobó el correcto funcionamiento de la celda reconfigurable y de los bloques
auxiliares, mediante la calibración del elemento translineal, obteniendo una reducción en la dispersión
de las 25 celdas en un factor de 10 con respecto a las celdas sin calibrar.
Este trabajo se tomó como punto de partida para la verificación de la arquitectura, generando
los modelos de alto nivel de cada bloque que constituye la celda translineal reconfigurable. En el
siguiente capítulo se presenta el desarrollo de los modelos de alto nivel siguiendo una metodología
de diseño Bottom-Up.
Figura 3.8: Layout del FPAA translineal, mostrando las 25 RTCs, las celdas de E/S ubicadas en la pe-
riferia de la parte izquierda y de la parte de abajo (5 por lado), el circuito de programación en la parte
superior izquierda y en la parte inferior izquierda el bloque de polarizaciones. El área total ocupada por
el FPAA es de 1.43 mm2
Referencias
[1] D. Fernández, J. Madrenas, P. Michalik y D. Kapusta. “A reconfigurable translinear cell architecture for
CMOS field-programmable analog arrays”. En Electronics, Circuits and Systems, 2008. ICECS 2008.
15th IEEE International Conference on. 2008 aug., páginas 1034 –1037. doi:10.1109/ICECS.2008.
4675033.
[2] D. Fernández y J. Madrenas. “A MOSFET-Based Wide-Dynamic-Range Translinear Element”. Circuits

1549-7747. doi:10.1109/TCSII.2008.2002570.
[3] Daniel Fernández. Arquitecturas y circuitos CMOS para el control, generación y procesado de señal de
MEMS. Tesis Doctoral, Universitat Politecnica de Catalunya, 2008.
[4] D. Fernández y J. Madrenas. “Método y Circuito para Implementar un Elemento Translineal con
Tecnología CMOS”. Informe técnico, Patente Provisional P200602780, 2006.
[5] D. Fernández, J. Madrenas, D. Kapusta y P. Michalik. “Exponential-enhanced characteristic of MOS

transistors and its application to log-domain circuits”. En Circuits and Systems, 2008. ISCAS 2008. IEEE
International Symposium on. 2008 18-21, páginas 2334 –2337. doi:10.1109/ISCAS.2008.4541922.
[6] E.M. Drakakis, A.J. Payne y C. Toumazou. “Log-domain filtering and the Bernoulli cell”. Circuits and
Systems I: Fundamental Theory and Applications, IEEE Transactions on, tomo 46, no 5, (1999), páginas
559 –571. ISSN 1057-7122. doi:10.1109/81.762921.
[7] M.D. Godfrey. “CMOS device modeling for subthreshold circuits”. Circuits and Systems II: Analog
and Digital Signal Processing, IEEE Transactions on, tomo 39, no 8, (1992), páginas 532 –539. ISSN
1057-7130. doi:10.1109/82.168945.
[8] Y. Tsividis y G. Masetti. “Problems in Precision Modeling of the MOS Transistor for Analog
Applications”. Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on,
tomo 3, no 1, (1984), páginas 72 – 79. ISSN 0278-0070.
[9] Dominik Kapusta. Development of wide dynamic range fully CMOS translinear circuits. Proyecto Fin de
Carrera, Escola Tècnica Superior d’Enginyeria de Telecomunicació de Barcelona (ETSETB), 2008.
[10] Piotr Michalik. Development of a reconfigurable array for wide dynamic range fully CMOS translinear
circuit. Proyecto Fin de Carrera, Escola Tècnica Superior d’Enginyeria de Telecomunicació de Barcelona
(ETSETB), 2008.
Modelado de alto nivel de la celda translineal
4
reconfigurable
Contenido
4.1. Introducción . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
4.2. Modelado de alto nivel del elemento translineal . . . . . . . . . . . . . . . . . . 42
4.2.1. Modelo matemático del HPTE . . . . . . . . . . . . . . . . . . . . . . . . 42
4.2.2. Respuesta característica del HPTE comparado con el modelo de alto nivel . 44
4.3. Modelado de alto nivel de las celdas auxiliares . . . . . . . . . . . . . . . . . . 49
4.3.1. Modelo de alto nivel de la PCS . . . . . . . . . . . . . . . . . . . . . . . . 49
4.3.2. Modelo de alto nivel de la PCM . . . . . . . . . . . . . . . . . . . . . . . 50
4.3.3. Modelo de alto nivel de la PCAP . . . . . . . . . . . . . . . . . . . . . . . 52
4.3.4. Modelo de alto nivel de las matrices de interruptores . . . . . . . . . . . . 54
4.3.5. Modelo de alto nivel de la memoria de configuración . . . . . . . . . . . . 54
4.4. Optimización del tiempo de simulación . . . . . . . . . . . . . . . . . . . . . . 55
4.4.1. Comparativas de tiempos de simulación con diferentes niveles de descripción 55
4.4.2. Reconfigurabilidad en paralelo del FPAA . . . . . . . . . . . . . . . . . . 56
4.5. Conclusiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
Referencias . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
4.1. Introducción
El modelado de alto nivel juega un papel muy importante dentro del diseño de sistemas de señal
mixta y sistemas analógicos complejos. La razón principal del modelado de alto nivel es ahorrar
tiempo de simulación, tomando en cuenta que el resultado de una simulación depende de la calidad
del modelo que se utilice para describir el comportamiento de los componentes de un sistema. Por
otro lado, la complejidad actual de los circuitos integrados obliga a buscar soluciones que optimicen
el tiempo de simulación aunque ello implique renunciar a parte de la precisión de dicha simulación.
Especialmente en las primeras fases de un diseño, cuando prima la detección de errores y el ajuste
42 Modelado de alto nivel de la celda translineal reconfigurable
G
IB1
IB2
E
Figura 4.1: Símbolo del elemento translineal con cinco terminales. Tres de sus terminales son la puerta
(G), el colector (C) y el emisor (E), IB1 , IB2 son las terminales de polarización en corriente para la
calibración del mismo.
grueso de parámetros, prima el tiempo de simulación sobre su precisión. Por tal motivo se debe
considerar el compromiso entre exactitud y complejidad para implementar un modelo de alto nivel
adecuado para describir el comportamiento del sistema.
Uno de los lenguajes más populares de modelado analógico y de señal mixta es el Verilog-AMS
[1]. Por medio de una simulación eléctrica, es posible combinar módulos descritos a un nivel com-
portamental con dispositivos a nivel transistor, acelerando los tiempos de simulación y a su vez man-
teniendo ciertos módulos de interés donde se requiere más precisión en su comportamiento.
En la literatura existe una gran variedad de referencias que hablan sobre modelado orientado a
diferentes aplicaciones, por ejemplo, moduladores Σ∆ conversión A/D [2–6], filtros analógicos y
convertidores DC-DC [7], cantilevers MEMS para RF [8], varactores con MEMS para aplicaciones
en VCOs [9], efectos de amplificadores de potencia [10], cadenas de procesado de señal [11], entre
otros.
4.2. Modelado de alto nivel del elemento translineal

4.2.1. Modelo matemático del HPTE
Para describir el modelo de alto nivel del elemento translineal se tomó como referencia el ele-
mento translineal de alta precisión presentado en el capítulo anterior [12]. En la figura 4.1 se muestra
el símbolo del elemento translineal con cinco terminales, donde tres de sus terminales son la puerta
(G), el colector (C) y el emisor (E), mientras que IB1 , IB2 son los terminales de polarización en
corriente para la calibración.
La corriente de ajuste IB1 mueve la curva característica sobre el eje horizontal, controlando el
valor de la corriente de salida (ID ) en toda la región de operación. Esto significa que este parámetro
afecta tanto a la región exponencial como a la región de distorsión. Por otro lado, el parámetro IB2
sólo ajusta la región de distorsión sobre el eje horizontal. Si IB2 disminuye, también disminuye el
rango dinámico. Esto es debido a que se llega más rápido a la región de distorsión.
El modelo de alto nivel del elemento translineal se describió en base al modelo del transistor ope-
rando en inversión débil. La ecuación 4.1, representa el modelo matemático del elemento translineal,
donde se ha aplicado una superposición de características exponenciales para modelar las regiones
exponencial (primer término) y de distorsión (segundo término). Is es la corriente específica del mo-
delo [13], VGE es la tensión de puerta a emisor (VG − VE ), VCE es la tensión de colector a emisor
(VC − VE ), VX es la tensión de polarización que ajusta la curva del modelo con la respuesta de nivel
transistor por medio de IB1 , n es la pendiente de la tensión umbral respecto de la tensión de canal en
4.2. Modelado de alto nivel del elemento translineal 43
−3
10
Operating point on distortion
region ID2=100 µA
−4
10
Distortion region
−5 VGE2
10
−6
10
ID Current [A]
−7
10
−8
10
Operating point on exponential
region ID1=1 nA
−9
10
−10
10 Exponential region
VGE1
−11
10
−12
10
0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 2
Gate Voltage [V]
Figura 4.2: Curva característica del elemento translineal mostrando los puntos de operación para la
región exponencial y la región de distorsión.
inversión débil [13], ut es el voltaje térmico, VY es la tensión de polarización que ajusta la curva del
modelo a la respuesta de nivel transistor por medio de IB2 , Ia es la corriente característica efectiva
para la región de distorisión, a es la pendiente de la exponencial en la región de distorsión y α es el
factor de distorsión. Los valores de las constantes utilizados para el modelo de alto nivel se muestran
en la tabla 4.1.
Para aproximar cada una de las regiones del elemento translineal, primeramente se fijó un punto
de operación para cada región. En la figura 4.2 se muestra el punto de operación de ID1 para la región
exponencial e ID2 para la región de distorsión sobre la curva característica, correspondiendo para
cada región una tensión de puerta emisor (VGE1 y VGE2 ).
VGE +VX
−VCE
−VCE

α
a(V −V +V )
ID = Is e nut 1 − e ut + Ia e GE Y X
1 − e ut (4.1)
| {z } | {z }
Los parámetros VX y VY son utilizados para ajustar la tensión puerta emisor en las dos regiones.
VX tanto para la región exponencial como para la región de distorsión debido a que IB1 afecta en
las dos regiones (ecuación 4.2) y VY para la región de distorsión (ecuación 4.3). Despejando de la
ecuación 4.1 para cada región y suponiendo que VCE >> ut , se obtienen:
ID1
nut − VGE1 VX = ln (4.2)
IS
r
ID2 1
VY = VGE2 + VX − α ln (4.3)
Ia a
Donde VGE1 corresponde a la tensión puerta emisor de la región exponencial y VGE2 a la tensión
puerta emisor de la región de distorsión, dado un punto de operación para ID1 e ID2 respectivamente.
No obstante, es necesario modelar el impacto de IB1 e IB2 sobre la curva característica del elemento
translineal. Esto se puede hacer mediante una aproximación de polinomios, pero la desventaja es que
se requiere de un orden elevado para modelar los cambios de IB1 e IB2 . Por tal motivo se optó por
Tabla 4.1: Constantes.

Constants Values
Is 3,019X10−22 A
n 1,5
ut 25X10−3 V
Ia 5−12 A
a 5,5
α 20
A1 0,48
K 2,7X10−6
B1 0,838
A2 0,37
B2 1,255
utilizar las funciónes descritas en las ecuaciones 4.4 y 4.5 para modelar la calibración del elemento
translineal.
A1 IB1
VGE1 = + B1 (4.4)
K + IB1
A2 IB2
VGE2 = + B2 (4.5)
K + IB2
Donde las constantes A1 , B1 , K, A2 y B2 (mostradas en la tabla 4.1) permiten ajustar la curva
característica dada por el elemento translineal. Para valores pequeños de IB1 o IB2 la curva se apro-
xima al valor de B1 o B2 . Si IB1 o IB2 toman valores relativamente grandes el valor de la tensión de
puerta estará dado por las constantes A1 y B1 o A2 y B2 . Estas constantes fueron determinadas por
medio de un proceso de ajuste empleando la herramienta Curve Fitting Tool de Matlab.
Sustituyendo las ecuaciones 4.4 y 4.5 en 4.2 y 4.3 respectivamente obtenemos las ecuaciones
4.6 y 4.7, las cuales modelan el impacto de las corrientes de polarización IB1 e IB2 sobre la curva
característica del elemento translineal.
ID1 A1 IB1
VX = ln nut + B1 − (4.6)
IS K + IB1
r
α ID2 1 A2 IB2
VY = ln + VX + B2 + (4.7)
Ia a K + IB2
Donde VX modela los cambios de IB1 (región exponencial y región de distorsión) y VY modela
los cambios de IB2 (región de distorsión).
4.2.2. Respuesta característica del HPTE comparado con el modelo de alto nivel
Para evaluar los modelos descritos en la sección anterior, en esta sección se presentan diversos
gráficos que validan los modelos de alto nivel con respecto al comportamiento a nivel transistor del
elemento translineal.
La figura 4.3 muestra el impacto que tiene la tensión de puerta del elemento translineal al variar
las corrientes de calibración en las dos regiones, fijando un punto de operación ID en 1 nA para la
región exponencial y 100 µA para la región de distorsión (línea sólida). El barrido generado en el eje
horizontal se hace a la vez para las corrientes de calibración IB1 e IB2 en un rango de 1 µA a 6 µA.
Así mismo en la figura 4.3 se puede observar como la curva modelada a alto nivel (línea punteada),
1.5
1.4
Transistor level model operating on exponential region D1

I = 1 nA.
1.3 Transistor level model operating on distortion region ID2 = 100 uA.
VGE [V]
High level model operating on exponential region.

High level model operating on distortion region.
1.2
1.1
1 1.5 2 2.5 3 3.5 4 4.5 5 5.5 6

IB1,IB2 [µA]
Figura 4.3: Comportamiento de VG con respecto a las corrientes de polarización IB1 e IB2 fijando un
punto de operación de 1 nA para la región exponencial y 100 µA para la región de distorsión.
2 Relative Error for Exponential Region

Relative Error for Distortion Region
1.5
Relative Error %
0.5
0
1.5 2 2.5 3 3.5 4 4.5 5 5.5
IB1,IB2 [µ A]
Figura 4.4: Error relativo de la curva aproximada con respecto a la curva simulada a nivel transistor,
tanto para la región exponencial como para la región de distorsión.
Tabla 4.2: Error RMS del modelo de alto nivel con respecto a la respuesta a nivel transistor, para distintos
valores de IB1 e IB2 .
% RMS Error IB1 = 2µA IB1 = 4µA IB1 = 6µA
IB2 = 2µA 11.1 7.5 6.1
IB2 = 4µA 10.6 2.7 4.1
IB2 = 6µA 11.3 7.3 5.7
se aproxima a la respuesta a nivel tansistor, gracias al ajuste que VX y VY hacen sobre la tensión VGE
tanto en la región exponencial como en la región de distorsión al variar cualquiera de las corrientes
de calibración (IB1 o IB2 ).
El error relativo RMS del modelo de alto nivel con respecto a la respuesta a nivel tansistor es de
0.9 % para la región exponencial y de 0.5 % para la región de distorsión. En la figura 4.4 se muestra
el error relativo de la tensión de puerta del elemento translineal del modelo descrito en alto nivel, con
respecto a las corrientes de polarización IB1 e IB2 . Como se puede apreciar en la figura, el modelo
de alto nivel presenta un error relativo mínimo en la tensión de puerta para el rango de 3 µA a 4 µA,
con respecto a la simulación a nivel transistor.
La figura 4.5 muestra la simulación para distintos valores de IB1 de la respuesta característica
del elemento translineal, tanto a nivel transistor (curva sólida) como a alto nivel (curva punteada). Se
puede observar que conforme aumenta la corriente IB1 la curva se desplaza hacia la derecha sobre el
eje horizontal. El modelo de alto nivel se ajusta a la curva donde IB1 es igual a 4 µA, ya que para
este caso la linealidad en la región exponencial es mayor que para los otros casos. Con el ajuste de la
corriente de calibración IB2 se logra mantener una buena relación entre rango dinámico y linealidad,
si la corriente disminuye también lo hace el rango dinámico, si aumenta se pierde linealidad en la
región exponencial de la curva característica. Estos casos corresponden para IB2 igual a 2 µA y 6 µA
de la figura 4.6. Por tal motivo también en este caso se optó por ajustar el modelo de alto nivel a la
curva característica donde IB2 es igual a 4 µA.
En la tabla 4.2 se muestran los errores RMS del modelo de alto nivel comparado con el modelo a
nivel transistor. El máximo error sucede cuando la corriente IB1 es mínima, debido a que el transistor
de salida M 1 puede estar operando en la región de fuerte inversión y el modelo de alto nivel no
contempla los efectos que provoca el transistor M 1 operando en la región de fuerte inversión debido
a la complejidad que implica, además de sacrificar tiempo de simulación.
El error relativo con las corrientes IB1 e IB2 calibradas con 4 µA se representa en la figura 4.7,
donde se puede observar que el error mínimo es del 5 %, para el rango dinámico de tensión de VGE
entre 1.1 V y 1.3 V . El máximo error es superior al 35 % y se presenta cuando inicia la región
de saturación que es aproximadamente a una tensión de VGE de 1.5 V . Como se puede apreciar, el
modelo de alto nivel del elemento translineal se ajustó para tener el mínimo error en la región expo-
nencial con respecto a la respuesta característica del HPTE, manteniendo durante aproximadamente
6 décadas (10 pA hasta 10 µA) el mínimo error, con respecto a la corriente de salida ID . Los errores
aumentan en límites de conducción del elemento translineal y para niveles muy bajos de corriente,
esto es por debajo de 1 V y por encima de 1.4 V .
En la figura 4.8 se muestra la comparativa de las curvas IC vs VCE variando la tensión de puerta
dentro del rango dinámico de la región exponencial que el elemento translineal ofrece. Se puede
observar que el modelo de alto nivel también contempla el efecto Early, modelado por la ecuación
4.8.
VCE
IC = IC (1 + ) (4.8)
Va
Donde IC es la corriente de colector, VCE es la tensión de colector respecto a la tensión de emisor
−4
10
Output Current [A]
−6
10
−8
10
−10
10
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 2

Gate Voltage [V]
Figura 4.5: Característica de DC, barriendo IB1 para el modelo del elemento translineal a nivel transis-
tor (curva sólida) y para el modelo de alto nivel (curva punteada), de izquierda a derecha: 2 µA, 4 µA y
6 µA.
−4
10
Output Current [A]
−6
10
−8
10
−10
10
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 2

Gate Voltage [V]
Figura 4.6: Caracteística de DC, barriendo IB2 para el modelo del elemento translineal a nivel transistor
(curva sólida) y para el modelo de alto nivel (curva punteada), de izquierda a derecha: 2 µA, 4 µA y 6
µA.
Figura 4.7: Simulación del error relativo del elemento translineal descrito en alto nivel con respecto al
HPTE. En el eje horizontal se muestra la tensión VGE y en el vertical el error relativo en porcentaje.
VG = 1.4V
VG = 1.3V
VG = 1.2V
VG = 1.1V
Figura 4.8: Curvas IC vs VCE para distintos valores de VG operando en la región exponencial.
4.3. Modelado de alto nivel de las celdas auxiliares 49
y Va es la tensión Early, la cual se obtiene extrapolando las curvas de la corriente tensión en activa
hasta que corte el eje de las abscisas. El error relativo mayor se presenta en los extremos del rango
dinámico del elemento translineal, debido a que se le dió mayor importancia a la zona exponencial y
un mejor ajuste requiere de modelos más complejos que consumirían más tiempo de simulación.
4.3. Modelado de alto nivel de las celdas auxiliares

En esta sección se presentan los modelos de simulación de los bloques genéricos que complemen-
tan al FPAA como celdas auxiliares al elemento translineal. A diferencia del elemento translineal, ésta
es una tarea más fácil por la descripción a nivel de bloque. Los bloques auxiliares los conforman: la
fuente programable de 7-bits, el espejo de corriente programable, la capacidad programable, las ma-
trices de interruptores y los interruptores de reconfiguración de la celda. Esto con el fin de poder
hacer un estudio y detectar qué bloque de la celda translineal reconfigurable consume más tiempo de
simulación.
4.3.1. Modelo de alto nivel de la PCS

Fuente programable de 6 bits
Como ya se mencionó en el capítulo tres, la PCS de 6-bits tiene el propósito específico de polarizar
una de las corrientes de calibración del elemento translineal (IB1 ). Dicha fuente está diseñada con un
rango de 3.7 µA a 4.33 µA. Físicamente la arquitectura está constituida por espejos de corriente
simples con una corriente de polarización de 3.7 µA (corriente de offset) y está dividida en dos partes
de 3 bits cada una. Los detalles de diseño se encuentran en [14]. El modelo de alto nivel seleccionado
se puede apreciar en la ecuación 4.9.
5
X 2
X
Iout = IOF F SET + (Xi−3 ) · 2i · IM SB + (Xi ) · 2i · ILSB (4.9)
i=3 i=0
Donde Xi representa el estado de los bits (activado o desactivado), las corrientes ILSB e IM SB
están dadas por la ecuación del transistor operando en la región de saturación tal como se muestra en
4.10.
2
ILSB = 12 αKp0 W
L (VG − VT H )
(4.10)
IM SB = 8 · ILSB
En la figura 4.9 se muestra una simulación mixta. El eje vertical representa la corriente de salida
y en el eje horizontal los distintos valores de entrada que se pueden tomar con los 6 bits disponibles
para la fuente de corriente programable. En el gráfico se puede apreciar la correcta conversión de la
entrada digital a una salida analógica en corriente, tanto a nivel transistor como a alto nivel.
Fuente programable de 7 bits

La PCS 7 bits es un bloque con doble finalidad: de ser configurada como fuente de polarización
para la calibración del elemento translineal o como fuente de corriente genérica. En modo calibración
proporciona una corriente de salida en un rango de 3.7 a 4.3 µA con una resolución de 7 bits. En
modo de fuente de corriente genérica tiene tres rangos con una resolución de 7 bits. Los rangos son:
* de 0 a 10 nA con pasos de 80 pA.
* de 0 a 1 µA con pasos de 8 nA.

Figura 4.9: Respuesta comparativa de la fuente de corriente programable de 6-bits con un rango de 3.67
a 4.33 µA.
* de 0 a 100 µA con pasos de 800 nA.
El modelo que describe el comportamiento de la fuente de polarización para calibrar el elemento

translineal está dado por la siguiente ecuación
6
X 2
X
Iout = IOF F SET + (Xi−3 ) · 2i · IM SB + (Xi ) · 2i · ILSB (4.11)
i=3 i=0
Donde las corrientes ILSB e IM SB están dadas de igual manera que la fuente programable de 6
bits, por la ecuación 4.10 y con un IOF F SET de 3.7 µA.
Si el módulo de la PCS de 7 bits está configurado en modo de fuente programable genérica, éste
sigue el comportamiento descrito por la ecuación 4.12. Las corrientes ILSB e IM SB también están
dadas por la ecuación 4.10.
6
X 2
X
Iout = (Xi−3 ) · 2i · IM SB + (Xi ) · 2i · ILSB (4.12)
i=3 i=0
En las figuras 4.10 y 4.11 se muestra el correcto funcionamiento tanto a nivel transistor como a
nivel comportamental para los rangos de 0 a 1 µA y de 0 a 100 µA respectivamente. Más detalles de
la arquitectura se pueden encontrar en [14].
4.3.2. Modelo de alto nivel de la PCM

Como ya se mencionó en el capítulo tres, la PCM se puede configurar de tal manera que se puede
escalar la corriente de entrada, multiplicando la corriente de entrada por los factores 3, 2, 1, 1/2 y 1/3,
y a la vez que puede cambiar el sentido a la corriente de entrada, teniendo corrientes en cualquier
sentido a la entrada y a su vez generando corrientes de cualquier sentido a la salida.
Figura 4.10: Respuesta comparativa de la fuente de corriente programable de 7-bits para un rango de 0
a 1 µA.
Figura 4.11: Respuesta comparativa de la fuente de corriente programable de 7-bits para un rango de 0
a 100 µA.
Figura 4.12: Simulación en señal mixta de la respuesta comparativa entre la curva a nivel transistor
(línea continua) y alto nivel (línea punteada) del espejo de corriente programable. En la figura superior
se muestra la configuración de los 5 bits de programación, mientras que en la figura inferior se muestra
la corriente de salida de la PCM.
El modelo de alto nivel que describe este módulo está dado por la ecuación 4.13. La arquitectura
y los detalles de diseño se desglosan en [14].
3
X
Iout = X(1/3) · 1/3 · Iin + X(1/2) · 1/2 · Iin + (Xi ) · i · Iin (4.13)
i=1
Las variables X(1/3), X(1/2) y X(i) determinan el estado de los bits activando o desactivando
el término, teniendo así una sumatoria de todos los términos que están en estado activo. Como se
puede observar los primeros dos términos atenúan la entrada en un factor de 1/3 y 1/2, mientas que
el resto multiplica la corriente de entrada por los factores 1, 2 y 3. En la figura 4.12 se muestra una
simulación mixta donde se puede corroborar el correcto funcionamiento del modelo de alto nivel en
comparación con el módulo a nivel transistor. La corriente de entrada que se aplicó es de 10 µA,
variando la razón entre la corriente de entrada y salida con los 5 bits disponibles.
Para determinar el error tanto en las fuentes de corriente programable como en el espejo de co-
rriente programable es necesario un análisis de montecarlo, pero dado que no se busca linealidad ni
conversión, no se realizó dicho estudio. La PCS y la PCM solo proporcionan corrientes de polariza-
ción para el elemento translineal.
4.3.3. Modelo de alto nivel de la PCAP

Con fundamento a lo ya mencionado en el capítulo anterior, se realizó la verificación del modelo
de alto nivel para la capacidad programable.
La capacidad programable a nivel transistor, se ajusta en un rango de 1.25 a 2.5 pF con una reso-
lución de 7 bits y un offset de 1.25 pF , éste debido a las capacidades parásitas de los interruptores que
Figura 4.13: Esquemático del banco de prueba de la capacidad programable.
1.4
1.2
0.8
C [pF]
0.6
0.4
0.2
0
024 8 16 32 64
7 bits input digital value
Figura 4.14: Simulación de la capacidad programable. La curva continua representa la respuesta descrita
en alto nivel y la curva punteada la respuesta a nivel transistor.
contiene la RTC. La celda contiene siete condensadores (Metal-Insulator-Metal Capacitor) conecta-

dos en paralelo (de C3 hasta C9 ), donde cada condensador es conectado a la salida con un interruptor
CMOS controlado por uno de los 7 bits de configuración (X3 a X9 ), tal y como se muestra en la
figura 4.13.
El modelo de alto nivel que describe a la capacidad programable está representado en la ecuación
4.14, donde la magnitud del valor de la capacidad está dada en f F .
9
X
C= (Xi ) · 2i [f F ] (4.14)
i=3
Donde i representa los bits de configuración, C es el valor de la capacidad programada y Xi es el

estado de los bits, activando o desactivando el termino asociado.
Tabla 4.3: Valores de las resistencias parásitas de los distintos interruptores

Switch RON [Ω] ROF F [Ω]
Small W/L 2.7 k 500 M
Large W/L 87 500 M
En la figura 4.14 se muestra en el eje horizontal el valor de la palabra digital de 7 bits y en el eje
vertical la capacidad correspondiente. La capacidad es obtenida de la ecuación diferencial del capa-
citor (4.15), cargando y descargándolo por medio de una señal cuadrada a través de la resistencia R
(figura 4.13). Como se puede apreciar de la figura 4.14, la respuesta característica del banco de capa-
cidades no es monótona, debido a las capacidades parásitas que se le agregan y se eliminan cuando
los interruptores de selección pasan de un estado a otro. Este efecto se puede apreciar notablemente
en los valores digitales 32 y 64. También se puede observar que el modelo de alto nivel considera un
offset de 0.2 pF . No obstante, se puede apreciar la discrepancia entre las dos respuestas, debido a las
capacidades parásitas de los interruptores de configuración.
dVcap
Icap = C (4.15)
dt
4.3.4. Modelo de alto nivel de las matrices de interruptores
Para llevar a cabo tanto la reconfigurabilidad de la RTC como del FPAA, es necesario introducir
interruptores y matrices de interruptores. En el capítulo tres se muestra la arquitectura de la RTC
(figura 3.4), donde se puede observar que aparecen tres bloques de matrices de interruptores para
poder hacer las interconexiones entre RTCs. También se puede observar que hay interruptores que
hacen posible la reconfigurabilidad de la celda translineal. Es bien conocido que los interruptores
agregan efectos no ideales al sistema, como capacidades y resistencias parásitas, tanto en su estado
abierto como cerrado. La celda translineal contiene dos tipos de interruptores, uno con geometrías
grandes para producir menos efecto de resistencia parásita y el otro con geometrías mínimas para
tener menos efecto de capacidad parásita (para más detalle ver [14]). El modelo de alto nivel sólo
considera la resistencia parásita del interruptor en estado cerrado y abierto considerando un valor
promedio para cada tipo de interruptor. En la tabla 4.3 se muestras los valores de las resistencias
parásitas para cada interruptor.
4.3.5. Modelo de alto nivel de la memoria de configuración
La memoria de configuración está formada por memorias SRAM (Static Random Access Memory)
proporcionando la salida y su complementario. Este tipo de memoria ocupa poco espacio con respecto
a un banco de registros [14], conteniendo 7 registros de configuración de 8 bits cada uno, excepto el
registro REG_P CS y el REG_CON F que están formados por 7 y 13 bits respectivamente.
El modelo de alto nivel está implementado como un flip-flop que proporciona a la salida la señal
de entrada y su complementaria habilitados por una señal de escritura (WE). Una compuerta NAND
detectará qué RTC se desea configurar y por medio de una compuerta NOR decidirá si se escribe
un nuevo valor en la memoria o se mantiene el estado actual (figura 4.15). Como se puede deducir
el proceso de reconfiguración del FPAA es lento debido a que va configurando cada celda de forma
serie, consumiendo así la mayor parte del tiempo de simulación. En la siguiente sección se hace una
comparativa de los tiempos de simulación que consume el FPAA combinando los bloques de alto
nivel con bloques a nivel transistor.
4.4. Optimización del tiempo de simulación 55
dataIn(6:0) dataOut(6:0)
callSelect
dataOutN(6:0)
regSelect
8 7 7 13 CONF(12:0)
IN
data_in(7:0)
REG_SELECT(6:0)
REG_SELECT(6)
RS
REG_CONF OUT
CS MSB OUTN 7 13 CONFN(12:0)
y
x
6 6
REG_SELECT(5)
IN REG_CONF OUT
RS
CS LSB OUTN 6
8 8
REG_SELECT(4)
IN OUT CAL(7:0)
RS REG_CAL 8
CS OUTN CALN(7:0)
REG_SELECT(3)
8 IN OUT 8 EMI(7:0)
RS REG_EMI
CS OUTN 8 EMIN(7:0)
8 8
IN OUT GATE(7:0)
REG_SELECT(2)
RS REG_GATE 8
CS OUTN GATEN(7:0)
8 8
IN OUT COL(7:0)
REG_SELECT(1)
RS REG_COL 8
CS OUTN COLN(7:0)
7 7
REG_SELECT(0)
IN OUT PCS(6:0)
RS REG_PCS 7
CS OUTN PCSN(6:0)
Figura 4.15: Esquemático de la memoria de configuración
4.4. Optimización del tiempo de simulación

Esta sección presenta algunas tablas comparativas de tiempos de simulación. En la primera parte
se combinaron bloques de alto nivel con bloques a nivel transistor, utilizando dos tipos de simuladores
para señal mixta, Ultrasim-Verilog y Spectre-Verilog, detectando de esta manera el bloque crítico que
consume mayor tiempo de simulación.
Ultrasim a diferencia de Spectre es un simulador de tercera generación que requiere de tiempos
de simulación mucho más cortos (hasta 6 veces en algunos casos), asumiendo el compromiso de
velocidad y exactitud.
Una vez identificado el bloque, en la segunda parte se propone una alternativa para optimizar los
tiempos de simulación con una calidad de resultados aceptable.
4.4.1. Comparativas de tiempos de simulación con diferentes niveles de descripción

En la tabla 4.4 se presenta una comparativa de tiempos de simulación. Estas simulaciones se rea-
lizaron bajo las mismas condiciones en todos los casos por medio de análisis transientes, utilizando
los simuladores Ultrasim-Verilog y Spectre-Verilog y combinando bloques de alto nivel con bloques a
nivel transistor. A manera de ejemplo se configuró un multiplicador de dos cuadrantes con un tiempo
de simulación de 100 µseg, de los cuales 50 µseg son utilizados para configurar las RTCs (9 celdas)
y 50 µseg para la simulación del circuito con una señal sinusoidal de entrada a 1 M Hz y una señal
triangular envolvente a 100 KHz. Como se puede observar en la tabla, el bloque crítico es la me-
moria de configuración, debido a que es el que se encarga de configurar de forma serie cada bloque
reconfigurable del FPAA.
Así mismo en la tabla comparativa de tiempos de simulación (tabla 4.4), el bloque analógico
que mayor tiempo de simulación consume son las matrices de interruptores utilizando el simulador
Spectre-Verilog. Para el caso de Ultrasim-Verilog el bloque analógico crítico es el elemento transli-
Tabla 4.4: Comparativas de tiempos de simulación de un análisis transiente con diferentes niveles de
descripción empleando los simuladores Ultrasim-Verilog y Spectre-Verilog.
TE SM PCM PCS_7bit PCS_6bit RTC_mem ST RMSE
TL HL TL HL TL HL TL HL TL HL TL HL USV SV %
X X X X X X 7’12” 24’13” –
X X X X X X 4’43” 23’29” 4.8
X X X X X X 3’27” 10’44” 0.065
X X X X X X 3’3” 10’24” 6
X X X X X X 2’40” 5’21” 7
X X X X X X 2’27” 5’8” 5.6
TE.- Translinear Element TL.- Transistor-Level

SM.- Switch Matrices HL.- High-Level
PCM.- Programmable Current Mirror USV.- UltraSimVerilog
PCS_7bit.- 7-bits Programmable Current Source SV.- SpectreVerilog
PCS_6bit.- 6-bits Programmable Current Source ST.- Simulation Time
RTC_mem.- Configuration Memory RMSE.- RMS Error
neal. Como se puede apreciar en los resultados de simulación los módulos auxiliares no son bloques
críticos en cuanto a consumo de tiempo de simulación, por tanto no son comparables con los blo-
ques que hacen posible la reconfigurabilidad (memoria de configuración y matrices de interruptores).
Además, entre mayor sea la matriz reconfigurable (FPAA) los tiempos de simulación de cada celda
se hacen menos significativos, debido a lo que implica la reconfigurabilidad del sistema.
Simulando todos los bloques en alto nivel el tiempo de simulación se ve reducido en un 76 % con
SpectreVerilog y con una simulación UltrasimVerilog el tiempo se reduce en un 68 %, con un error
relativo RMS del 5.6 % con respecto a la simulación a nivel transistor.
Como ya se esperaba, el bloque crítico es la memoria de configuración ya que se va configurando
celda por celda (en serie). En la tabla 4.5 se muestran los tiempos necesarios para hacer la configura-
ción para cada aplicación, siendo necesarios aproximadamente 6 µseg de simulación para configurar
una celda translineal. Éste es un bloque del cual podemos prescindir una vez corroborada su funcio-
nalidad. El objetivo siguiente es analizar la funcionalidad del FPAA para las distintas aplicaciones
sin perder tanto tiempo de simulación en la reconfigurabilidad. La alternativa propuesta es configurar
todas las celdas al mismo tiempo (en paralelo). En la siguiente sección se presenta dicha alternativa
para obtener las simulaciones en un menor tiempo, manteniendo una buena aproximación del circuito
bajo análisis con respecto a la simulación a nivel transistor.
4.4.2. Reconfigurabilidad en paralelo del FPAA

Una forma de agilizar y optimizar los tiempos de simulación es configurar el FPAA en paralelo.
Se separan los bloques digitales (memoria de configuración) del módulo analógico de cada celda
de la matriz reconfigurable y se generan módulos descritos a nivel funcional para cargar los datos
necesarios de cada registro y llevar a cabo la configuración de la celda translineal. En la figura 4.16
se muestra el diagrama de bloques de la RTC donde se puede apreciar la parte digital que configura
la parte analógica en un bloque separado.
7
REG_CONF_MSB
6
REG_CONF_LSB
8
Mem
REG_CAL
RTC 8 REG_EMI
Analog Part 8
8
REG_COL Conf
REG_GATE
7 REG_PCS
Figura 4.16: Diagrama de bloques de la RTC separando la parte digital de la analógica.
De esta manera se puede reducir hasta en un 96 % los tiempos de simulación. En la tabla 4.5 se
presentan los tiempos de simulación para distintas aplicaciones, donde para el multiplicador de dos
cuadrantes se tomaron las mimas condiciones de simulación que en la tabla 4.4. Para el multiplicador
de cuatro cuadrantes se realizó una simulación transiente de 115 µseg, de los cuales 85 µseg son
utilizados para la configuración del circuito (14 celdas) y el resto para la simulación de la aplicación.
Para el filtro de 4 to orden se realizó una simulación transiente para configurar el circuito 110 µseg
(18 celdas) y posteriormente un análisis AC.
En la tabla 4.5 se hace una comparativa entre la arquitectura 1 (arquitectura original) donde se
hace la reconfiguración celda por celda y la arquitectura 2 (arquitectura con configuración en paralelo)
configurando la matriz de forma paralela. El cambio es mayor cuando se configura una aplicación que
requiere de más celdas. Esto es debido a que la arquitectura 1 consume más tiempo para reconfigurar
la matriz (de forma serie), en cambio la arquitectura 2 lo hace de forma inmediata independientemente
del número de celdas que tenga que configurar y consumiendo solo el tiempo de simulación del
circuito y no de cada celda a reconfigurar.
También se puede apreciar en la tabla 4.5 que los tiempos de simulación del circuito tanto en la
arquitectura 1 como en la 2 son muy parecidos, constatando que el mayor consumo esta dado por la
configuración. También se puede observar que la diferencia en tener celdas de alto nivel y celdas a
nivel transistor en la arquitectura 2 no es mucha, ya que los tiempos de simulación son relativamente
cortos. Analizando el consumo de tiempo de simulación en la arquitectura 2, en porcentajes, para el
caso del filtro de 4to orden, se tiene un consumo de tiempo de simulación del 26 % con modelos de
alto nivel respecto a la simulación a nivel transistor, lo que sería bastante significativo si se simulara
un FPAA de gran escala.
4.5. Conclusiones
En este capítulo se desarrollaron modelos de alto nivel para la RTC, comparando simulaciones
con Ultrasim-Verilog y Spectre-Verilog. Se puede concluir que el modelado de alto nivel permite una
reducción de tiempo de simulación de más de 4 veces para las simulaciones de Spectre-Verilog y
de más de 3 veces para las simulaciones de Ultrasim-Verilog con un error relativo RMS del 5.6 %
con respecto a la simulación a nivel transistor. Cabe resaltar que la combinación de modelos de alto
nivel y Ultrasim-Verilog permite una reducción de más de 10 veces con respecto a una simulación
de Spectre-Verilog utilizando modelos a nivel transistor. Sin embargo Ultrasim solo permite realizar
simulaciones con análisis transiente. Además configurando de forma paralela la celda analógica se
puede obtener una reducción de tiempo de simulación de casi 100 veces utilizado Spectre-Verilog
para el caso del filtro de 4o orden.
Tabla 4.5: Tiempos de simulación utilizando Spectre-Verilog para distintas aplicaciones comparando la
arquitectura configurada en serie con la arquitectura configurada en paralelo.
Architecture 1 Architecture 2
Applications TL STC TL CST HL STC HL CST TL HL
Two-Quadrant Multiplier 18’40” 5’33” 6’54” 2’ 4’7” 1’5”
Four-Quadrant Multiplier 1h 20’ 6’ 25’ 4’20” 4’10” 1’23”
4th Order Filter 1h 58’ 5’18” 31’ 1’ 4’38” 1’12”
TL.- Transistor Level

HL.- High Level
STC.- Simulation Time of Configuration
CST.- Circuit Simulation Time
Architecture 1.- Original architecture with serial configuration
Architecture 2.- Original architecture with parallel configuration
Es importante resaltar que con el uso de modelos de alto nivel es más fácil identificar los bloques
críticos y las deficiencias de una arquitectura en un periodo de tiempo mucho más corto, haciendo
posible la evaluación de distintas arquitecturas. No obstante, es imprescindible utilizar metodologías
de diseño Top-Down y Bottom-Up, para permitir un flujo de diseño más eficiente con tiempos relati-
vamente cortos.
REFERENCIAS 59
Referencias
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Mapeado y aplicaciones del FPAA translineal
5
Contenido
5.1. Introducción . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
5.2. Criterio de distribución de celdas . . . . . . . . . . . . . . . . . . . . . . . . . 62
5.3. Multiplicador de un cuadrante . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
5.3.1. Distribución de celdas para el multiplicador de un cuadrante . . . . . . . . 63
5.3.2. Resultados experimentales . . . . . . . . . . . . . . . . . . . . . . . . . . 63
5.4. Multiplicador de dos cuadrantes . . . . . . . . . . . . . . . . . . . . . . . . . . 65
5.4.1. Distribución de celdas para el multiplicador de dos cuadrantes . . . . . . . 66
5.5. Multiplicador de cuatro cuadrantes . . . . . . . . . . . . . . . . . . . . . . . . 68
5.5.1. Distribución de celdas para el multiplicador de cuatro cuadrantes . . . . . . 68
5.6. Operador de distancia Euclídea . . . . . . . . . . . . . . . . . . . . . . . . . . 71
5.6.1. Distribución de celdas para el operador de distancia . . . . . . . . . . . . . 71
5.7. Filtro pasa bajas de cuarto orden . . . . . . . . . . . . . . . . . . . . . . . . . . 75
5.7.1. Distribución de celdas para el filtro translineal de cuarto orden . . . . . . . 75
5.8. Conclusiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
Referencias . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
5.1. Introducción
El objetivo de este capítulo es hacer pruebas de mapeado para las diversas funciones de procesado
analógico de señal y corroborar el funcionamiento del FPAA. A lo largo de este capítulo se muestran
los resultados obtenidos para las distintas aplicaciones, tanto de circuitos estáticos como de circuitos
dinámicos.
62 Mapeado y aplicaciones del FPAA translineal
IX IU
C
C
TE1 TE2
B B
IX IU IY
E E
C IOUT
C C C
VREF TE3 TE4

TE1 TE2
B B B B
RTC[0][0] RTC[0][1]
E
IY E E E
+ IOUT C
Vx C
-
TE4 TE3 VREF
B B
RTC[0][0] RTC[0][1] RTC[0][2] RTC[0][3]
E E
RTC[4][0] RTC[4][1] RTC[4[2] RTC[4][3]
VREF-Vx
RTC[1][0] RTC[1][1]
RTC[4][0] RTC[4][1]
(a) (b)
Figura 5.1: Criterio de distribución para evitar mismatch entre celdas. En (a) se muestra un mapeo
donde se genera mismatch entre T E1 y T E4. En (b) se presenta una distribución del mismo caso,
solucionando el efecto de mismatch entre celdas.
Como ya se describió en el capítulo 3, la celda translineal se puede reconfigurar de siete maneras

diferentes: como elemento trasnlineal, elemento translineal con conexión EP, como fuente de corriente
programable, como fuente de corriente programable con capacitor programable, como celda de espejo
de corriente, como espejo de corriente con capacitor programable y finalmente como una celda de
capacitor programable. Con la versatilidad que la celda translineal reconfigurable ofrece, ésta permite
construir dentro del FPAA distintos tipos de aplicaciones para el procesamiento analógico, como
amplificación [1], productos [2], divisores, potencias y filtros, donde éstos son mayormente conocidos
como filtros log-domain [3, 4]. Por otro lado, un correcto mapeado de las RTCs dentro del FPAA juega
también un papel muy importante, ya que una mala distribución aumenta los efectos de mismatch
entre ellas.
5.2. Criterio de distribución de celdas

Las celdas translineales reconfigurables deben de ser distribuidas de tal manera que se conserve la
simetría inherente del circuito, ya que una asimetría en la distribución de las RTCs causaría distintas
caídas de tensión sobre el mismo nodo, debido a los interruptores conectados en serie, provocando
mismatch entre celdas, tal y como se muestra en la figura 5.1 (a). Otro aspecto importante que
hay que tomar en cuenta es la tensión de referencia que los circuitos translineales necesitan para
cerrar el lazo, ya que una pequeña variación en esa tensión, directamente relacionada con la tensión
base-emisor provoca un cambio significativo en la corriente por la dependencia exponencial que el
elemento translineal expresa.
El circuito mapeado en el FPAA se dice que es simétrico cuando la cantidad de interruptores
cerrados es la misma en cada celda, tal y como se muestra en la figura 5.1 (b). Donde el punto crítico
para controlar el mismatch entre celdas es la tensión de referencia, por tal motivo se tomó mayor
5.3. Multiplicador de un cuadrante 63
Tabla 5.1: Error relativo RMS de medida y simulación para el multiplicador de un cuadrante con respecto
al valor teórico
IY ER-RMS de medida[ %] ER-RMS de simulación[ %]
8 µA 6.2 4.3
800 nA 5.2 2.4
80 nA 7.1 3.8
8 nA 9.3 4.5
800 pA 9.4 2
atención en los emisores que cierran un lazo translineal en el caso de los multiplicadores y en las
bases para el caso del filtro log-domain.
También cabe mencionar que el criterio de la distribución de celdas depende mucho del circuito
que se quiera mapear dentro del FPAA. En las siguientes secciones se muestra la distribución de
celdas comentando sus pros y contras para cada uno de los ejemplos que se presentan en este trabajo
de investigación.
5.3. Multiplicador de un cuadrante

En esta sección se presenta el circuito, la distribución y la implementación en el FPAA del mul-
tiplicador translineal de un cuadrante. También se presentan los resultados experimentales de la res-
puesta en DC en escala logarítmica para visualizar la linealidad del circuito y el error relativo RMS
con respecto a los resultados de simulación.
5.3.1. Distribución de celdas para el multiplicador de un cuadrante

En la figura 5.2 se muestra el esquemático del multiplicador translineal de un cuadrante imple-
mentado en el FPAA. Los elementos translineales T E1 y T E3 operan en conexión de diodo. T E2
tiene una conexión Enz-Punzenberger, la cual por medio del transistor EP ajusta la tensión del emisor
del elemento translineal para drenar la corriente necesaria. T E4 es el elemento translineal de salida
del circuito. IX e IY son las corrientes de entrada, IOU T es la corriente de salida, IU es una corriente
de polarización y Vref es una tensión de referencia. Esta tensión de referencia debe ser suficiente-
mente alta de forma tal que permita una adecuada tensión sobre el nodo de emisor común. Aplicando
el principio translineal en un circuito de lazo cerrado, el producto de corrientes que fluyen a través
de los colectores de los elementos translineales T E2 y T E4 es igual al producto de corrientes que
fluyen a través de T E1 y T E3, resultando la Ec. 5.1.
IX IY
IOU T = (5.1)
IU
Para este caso la distribución de las celdas es inherente por la sencillez del circuito y como se
puede apreciar en la figura 5.3 las celdas de E/S fueron configuradas como puertas de paso, dos de
ellas para las corrientes de entrada (Ix , IY ), una para la corriente de salida (IOU T ) y una más para
la tensión de referencia (VREF ). Las líneas punteadas representan la interconexión entre celdas por
medio de las matrices de interruptores (SM).
5.3.2. Resultados experimentales

En la figura 5.4 se muestran las medidas experimentales comparadas con los resultados de simu-
lación del multiplicador translineal de un cuadrante implementado en el FPAA. El gráfico muestra
Iout
Ix Iu Iy
TE1 TE2 TE3 TE4
Vref Vref
Figura 5.2: Esquemático del multiplicador translineal de un cuadrante
Figura 5.3: Distribución de las RTCs para el multiplicador translineal de un cuadrante en el FPAA
5.4. Multiplicador de dos cuadrantes 65
−5
10
−6
10 IY=8 µA
−7 IY=800 nA
10
IOUT[A]
IY=80 nA
−8
10
IY=8 nA
−9
10
IY=800 pA
−10
10
−10 −9 −8 −7 −6 −5
10 10 10 10 10 10
IX[A]
Figura 5.4: Medidas y simulación del multiplicador translineal de un cuadrante implementado en el

FPAA, donde se muestra la respuesta en DC en escala logarítmica para distintos valores de corriente IY :
8 µA, 800 nA, 80 nA, 8 nA y 800 pA, la curva continua muestra la simulación y la curva punteada
muestra la medida.
en ejes logarítmicos las corrientes de salida IOU T con respecto a la corriente de entrada IX , para
distintos valores de IY . En todos los casos la corriente unitaria IU fue ajustada en 800 nA por medio
de la fuente de corriente programable de 7 bits (PCS), la tensión de referencia Vref es de 500 mV.
En la tabla 5.1 se muestra el error relativo RMS en escala logarítmica correspondiente a los distintos
valores de IY , el cual se calculó de acuerdo a la Ec. 5.2.
vX
(log(Vr )[n] − log(Vm )[n])2
u
u
u
ER_RM S = u n ∗ 100
u
X (5.2)
t (log(V ))2 [n] r
n
Donde ER_RM S es el error medio cuadrático relativo, Vr es el valor teórico, Vm es el valor

simulado o medido y n es el número de puntos de la curva.
Como se puede apreciar en la figura 5.4, el multiplicador muestra un comportamiento razonable-
mente correcto en cinco décadas de rango de salida, con un error relativo RMS máximo de la medida
del 9.4 % con respecto al valor teórico para el caso extremo donde IY = 800 pA. El ancho de banda
obtenido para el multiplicador de un cuadrante es mayor que 20 M Hz para una corriente unitaria IU
de 9.6 µA.
5.4. Multiplicador de dos cuadrantes

En esta sección se presenta la distribución y la implementación en el FPAA de un multiplicador
translineal de dos cuadrantes, donde sólo se presenta como resultados experimentales la respuesta
-
Iu Iz + Iz Iy -
Ix Iy +
C C C C C C
B B B B B B
TE1 TE2 TE3 TE4 TE5 TE6
E E E E E E
Vref
Vref
Figura 5.5: Esquemático de un multiplicador translineal de dos cuadrantes
transiente del circuito embebido en el FPAA. En la sección del multiplicador de cuatro cuadrantes se
presentarán tanto la respuesta transiente como la característica en DC para comprobar su completa
operatividad en el FPAA.
5.4.1. Distribución de celdas para el multiplicador de dos cuadrantes

La figura 5.5 muestra el esquemático del multiplicador translineal de dos cuadrantes propuesto
por Minch [5] que ha sido implementado en el FPAA. Este multiplicador trabaja con una corriente
unipolar y otra diferencial de entrada y genera el producto en una corriente diferencial de salida. Los
elementos translineales T E1, T E3 y T E6 operan en conexión de diodo. T E2 tiene una conexión
EP. T E4 y T E5 son los elementos translineales de salida diferencial del circuito. IY+ , IY− e IX son las
corrientes de entrada, IZ+ −IZ− es la corriente de salida diferencial, IU es la corriente de polarización y
Vref es una tensión de referencia. Aplicando el principio translineal a los lazos del circuito se obtiene
la Ec. 5.3.
IX (IY+ − IY− )
IZ+ − IZ− = (5.3)
IU
La figura 5.6 muestra la distribución de las RTCs para el multiplicador de dos cuadrantes en el
FPAA. Este circuito ocupa 7 celdas de las 25 que tiene el FPAA, de las cuales 5 de ellas están en
configuración de elemento translineal simple, una celda en configuración de elemento translineal con
conexión EP y otra más como fuente de corriente PCS de 7 bits, proporcionando la corriente unitaria
IU al circuito. La figura sólo muestra una parte del FPAA, quedando sin configurar el resto de celdas
sin utilizar.
Para este segundo caso de estudio la distribución de las celdas ya no es tan directa como en el caso
del multiplicador de un cuadrante. T E1, T E4 y T E5 se ubican en el mismo renglón para mantener
la simetría del circuito en la tensión de referencia que se inyecta en los emisores de cada celda. De
igual manera, los translineales T E2, T E3 y T E6 mantienen la misma caída de tensión en el emisor
que fija el transistor MOS EP en retroalimentación con T E2.
Las celdas E/S fueron configuradas como convertidores de tensión a corriente para las entradas
IX , IY+ e IY− y como convertidores de corriente a tensión para la salida diferencial IZ+ − IZ− , todos con
una transresistencia/transconductancia de conversión de 10 kΩ. Para la tensión de referencia VREF
la celda E/S fue configurada como puerta de paso. Las líneas punteadas representan la intercone-
xión entre celdas llevada a cabo por medio de los buses de conexión y las matrices programables de
interruptores (SM).
5.4. Multiplicador de dos cuadrantes 67
C C C
B B
TE1 B TE4 TE5
pass-gate
E E E
Vref
RTC[0][0] RTC[0][1] RTC[0][2] RTC[0][3] RTC[0][4] I/O Cell [0][5] R0
Iu
C C C
TE2 TE3 TE6

B B B
E E
E
PCS1
RTC[1][0] RTC[1][1] RTC[1[2] RTC[1][3] RTC[1][4] I/O Cell [1][5] R1
RTC[4][1] RTC[4][3] RTC[4][4] I/O Cell [4][5] R4

RTC[4][0] RTC[4[2]
Ix Iy + Iy - Iz + Iz
-
I/O Cell I/O Cell I/O Cell I/O Cell I/O Cell
+ - -
Vx Vy Vy Vz+ Vz
I/O Cell [5][0] C0 I/O Cell [5][1] C1 I/O Cell [5][2] C2 I/O Cell [5][3] C3 I/O Cell [5][4] C4
Figura 5.6: Distribución de las RTCs para el multiplicador translineal de dos cuadrantes en el FPAA
VX, VY [mV]
100
0
-100
60
40
VOUT [mV]
20
-20
-40
-60
-80
0 50 100 150 200 250 300
Time [µs]
Figura 5.7: Medida transiente del multiplicador translineal de dos cuadrantes. En la parte superior de la
figura se muestra la entrada diferencial en tensión de la forma de onda senoidal (125 mV pp a 100 kHz)
y la entrada de la onda triangular (100 mV pp a 10 kHz). En la parte inferior la salida diferencial en
tensión.

La figura 5.7 muestra el producto de la entrada diferencial en tensión para la forma de onda
senoidal de 125 mV pp a 100 kHz (IY+ - IY− ) y la forma de onda triangular de 100 mV pp a 10
kHz (IX ), dividida internamente por la corriente unitaria IU fijada en 9.6 µA, la cual equivale a
una tensión externa de 96 mV . La medida muestra un correcto funcionamiento del circuito con una
señal modulada a 100 kHz y una amplitud de poco menos de 140 mV pp. La pequeña desviación con
respecto al valor teórico (130 mV pp) se puede atribuir al mismatch de los convertidores corriente a
tensión y tensión a corriente.
5.5. Multiplicador de cuatro cuadrantes

Esta sección presenta la distribución y la implementación en el FPAA del multiplicador translineal
de cuatro cuadrantes, haciendo énfasis en la distribución del circuito para evitar mismatch entre celdas.
También se presenta como resultados experimentales la medida de la característica en DC y la medida
de la respuesta transiente del circuito.
5.5.1. Distribución de celdas para el multiplicador de cuatro cuadrantes

En la figura 5.8 se muestra el esquemático del multiplicador de cuatro cuadrantes. Los elementos
translineales de T E1 a T E6 y de T E7 a T E12 muestran la topología clásica de un multiplicador de
dos cuadrantes propuesto por Minch [5] (figura 5.5). T E1, T E3, T E6, T E7, T E9 y T E12 están en
configuración de diodo, T E2 y T E8 con conexión EP y finalmente T E4, T E5, T E10 y T E11 son
5.5. Multiplicador de cuatro cuadrantes 69
-
Io+ Io
Iu Iz 1+ Iz 1- Ix - Iu Ix + Iz 2+ Iz 2- Ix -
Iy + Ix + Iy -
C C C C C C C C C C C C
B B B B B B B B B B B B
TE1 TE2 TE3 TE4 TE5 TE6 TE7 TE8 TE9 TE10 TE11 TE12
E E E E E E E E E E E E
Vref
Vref Vref
Figura 5.8: Esquemático del multiplicador translineal de cuatro cuadrantes
+ − − +
los elementos que proporcionan la salida diferencial Io+ − Io− , formada por (IZ1 + IZ2 ) − (IZ1 + IZ2 ).
Como se puede observar en la figura 5.8 el multiplicador de cuatro cuadrantes está formado por dos
etapas de dos cuadrantes conectados en cascada, donde la única diferencia es la entrada en corriente
de T E7 (IY− ) con referencia al elemento translineal T E1 (IY+ ). Aplicando el principio translineal se
obtiene la siguiente expresión:
−
+
IY+ − IY−

IX − IX
Io+ − Io− = (5.4)
IU
−
Donde IX +
, IX , IY+ e IY− son las corrientes de entrada diferencial, IU es la corriente de polariza-
+ − + −
ción, Io+ = IZ1 + IZ2 e Io− = IZ2 + IZ1 son las corrientes de salida diferencial.
En la figura 5.9 se muestra la distribución de los elementos del circuito en el FPAA. Para este
caso fueron necesarias 14 celdas, 10 de ellas configuradas como celdas translineales simples, 2 cel-
das en configuración EP y 2 celdas más configuradas como fuentes de corriente programables para
proporcionar la corriente de polarización IU . Las líneas punteadas representan la interconexión entre
celdas.
El mapeo del multiplicador de cuatro cuadrantes se realizó de igual manera que para el multiplica-
dor de 2 cuadrantes en la primera etapa y, sólo se configuró la segunda etapa (T E7-T E12) de manera
vertical para tener buena simetría de todo el circuito evitando en lo mayor posible el mismatch en-
tre celdas. Si la segunda etapa (T E7-T E12) se configurara de manera horizontal T E7 ocuparía la
celda RTC[2][0] (figura 5.9), donde la columna de entrada ya está ocupada por T E1, quedando libre
−
solamente el bloque de entrada del renglón. Esto obligaría a entrar con IX o VREF por otro renglón,
agregando más interruptores y efectos parásitos al circuito.
Todas las celdas de E/S fueron configuradas como puertas de paso para la medida de la caracte-
rística en DC (figura 5.10), entrando en corriente y saliendo en corriente. En el caso de la medida di-
+ − +
námica o la respuesta transiente las celdas E/S para las entradas IX , IX , IY e IY− fueron configuradas
+ − − +
como convertidores de tensión a corriente y las celdas E/S para la salida diferencial IZ1 , IZ2 , IZ1 eIZ2
fueron configuradas como convertidores de corriente a tensión, con una ganancia de 10 mV /µA, en
tanto que las celdas E/S para la tensión de referencia fueron configuradas como puertas de paso.
Un aspecto muy importante a tomar en cuenta en la distribución de las RTCs consiste en ubicar
siempre en el mismo renglón o columna todos los elementos translineales que cierran un lazo, ubi-
cando en ese mismo renglón o columna la celda E/S con la tensión de referencia. De esta manera se
asegura la misma cantidad de interruptores en serie que hacen posible la interconectividad entre RTCs
y celdas E/S, manteniendo en lo mayor posible la simetría del circuito y evitando degradación en la
señal.
C C
C
B B
TE1 B TE4 TE5 pass-gate
E E E
Vref
Iu
C C C Iy -
TE2 TE3 TE6 I/O Cell

B B B Iu
E E
E
-
Vy
C
C Ix -
B B
Iu TE8 TE7 I/O Cell
E E -
Vx
C C Iy -
B
TE12 TE11
I/O Cell
B
E
E -
Vy
C
Iy +
C
B I/O Cell
TE9 TE10
B
+
E
E
Vy
Ix + Iy +
Io +
Io -
I/O Cell I/O Cell pass-gate I/O Cell I/O Cell
+ + + -
Vx Vy Vref Vo Vo
I/O Cell [5][0] C0 I/O Cell [5][1] C1 I/O Cell [5][2] C2 I/O Cell [5][3] C3 I/O Cell [5][4] C4
Figura 5.9: Distribución de las RTCs para el multiplicador translineal de cuatro cuadrantes en el FPAA.
5.6. Operador de distancia Euclídea 71
Tabla 5.2: Error relativo RMS de medida y simulación para el multiplicador de cuatro cuadrantes con
respecto al valor teórico
IY Error RMS from measures[ %] Error RMS from simulations[ %]
-10 µA 1.5 0.21
-6 µA 1.8 0.28
-2 µA 2.1 0.29
2 µA 3.2 0.29
6 µA 2.7 0.28
10 µA 1.1 0.21

La figura 5.10 muestra la característica en DC del multiplicador de cuatro cuadrantes, donde la
corriente diferencial de salida Io es graficada contra la corriente de entrada diferencial IX para una
corriente diferencial de entrada IY de -10 µA, -6 µA, -2 µA, 2 µA, 6 µA y 10 µA. Al igual que en
el multiplicador de uno y dos cuadrantes la corriente unitaria IU se fijó en 9.6 µA. De acuerdo al
análisis numérico, el error relativo RMS de medida respecto al valor teórico de la ecuación 5.4 está
por debajo del 3,5 % en todos los casos. En la tabla 5.2 se muestran los errores relativos para cada
caso, calculados con la ecuación 5.5. Obsérvese que en este caso el barrido es lineal y los cálculos de
error RMS se han realizado de acuerdo con la definición RMS, a diferencia del cálculo en el caso del
multiplicador de un cuadrante, en el que se aplicó la compresión logarítmica al tratarse de un barrido
logarítmico.
vX
(Vr [n] − Vm [n])2
u
u
u
ER_RM S = u n X ∗ 100
u
(5.5)
t (V )2 [n]
r
n
En la figura 5.11 se muestra una medida transiente del multiplicador de cuatro cuadrantes. Como
muestra la medida, el FPAA multiplica correctamente la forma de onda triangular de 200 mV pp a
100 kHz por la forma de onda senoidal de 125 mV pp a 1 M Hz, dando como resultado una forma
de onda modulada con una amplitud de aproximadamente 150 mV pp. De acuerdo a la corriente de
polarización IU fijada en 9.6 µA la cual corresponde a 96 mV , el valor teórico de la amplitud es de
130 mV pp. La desviación de la amplitud medida y la teórica es principalmente debida a la diferencia
de ganancias en los convertidores de tensión a corriente y corriente a tensión.
5.6. Operador de distancia Euclídea

En esta sección se presenta una aplicación más del elemento translineal como operador de dis-
tancia Euclídea. Se mostrará la distribución en el FPAA del circuito implementado, así como los
resultados experimentales de la característica en DC, que se compara con la respuesta teórica.
5.6.1. Distribución de celdas para el operador de distancia

El operador de distancia calcula el módulo de las dos entradas al circuito (IX e IY ) para propor-
cionar una corriente de salida igual a la expresión de distancia Euclídea en dos dimensiones.
El esquemático del circuito translineal se muestra en la figura 5.12 y se puede interpretar como dos
multiplicadores de un cuadrante (T E1-T E4 y T E5-T E8), pero con T E4 y T E5 como elementos de
salida que se unen en un mismo punto y retroalimentan la salida por medio de un espejo de corriente
10
8
IY= −10 µA
6
IY= −6 µA
4
2 IY= −2 µA
IOUT[µA]
0
IY= 2 µA
−2
IY= 6 µA
−4 IY= 10 µA
−6
−8
−10
−10 −8 −6 −4 −2 0 2 4 6 8 10
IX [µA]
Figura 5.10: Medidas en DC del multiplicador translineal de cuatro cuadrantes implementado en el

FPAA. El eje vertical muestra la corriente de salida diferencial IOU T y el eje horizontal la corriente de
entrada diferencial IX para diferentes valores de corriente de entrada diferencial IY . La curva continua
muestra la simulación y la curva punteada muestra la medida.
VX, VY [mV]
100
0
-100
60
40
20
VOUT [mV]
-20
-40
-60
-80
0 5 10 15 20 25 30
Time [µs]
Figura 5.11: Medida transiente del multiplicador translineal de cuatro cuadrantes. En la parte superior
de la figura se muestra la entrada diferencial en tensión (forma de onda senoidal de 125 mV pp a 1 M Hz
y forma de onda triangular de 200 mV pp a 100 kHz) y en la parte inferior la salida diferencial en
tensión.
5.6. Operador de distancia Euclídea 73
3 3 3 3
Ix Ix IOUT IY IO IY
IO
Ia Ib
TE1 TE2 TE3 TE4 TE5 TE6 TE7 TE8
VREF Vref
VREF
Figura 5.12: Esquemático del operador de distancia Euclídea
con un factor de amplificación de 3. Esto es debido a que la corriente de salida se reutiliza para
polarizar a T E2 y T E7 haciendo que IOU T sea igual a la corriente de polarización IO .
Aplicando el principio translineal al circuito de T E1 a T E4 se obtiene la ec. 5.6 y haciendo lo
mismo para T E5-T E8 se obtiene la ec. 5.7,
2
IX = Ia ∗ IO (5.6)
IY2 = Ib ∗ IO (5.7)
donde Ia + Ib = IO . De esta manera sumando las ecuaciones 5.6 y 5.7 se llega a la expresión de
la ecuación de distancia Euclídea 5.8.
q
IOU T = IX 2 + I2 (5.8)
Y
El mapeo del circuito de la figura 5.12 se presenta en la figura 5.13. Para esta aplicación sólo
fueron necesarias 13 celdas para hacer la configuración en el FPAA, de las cuales 6 celdas actúan
como elemento translineal simples, 2 con conexión EP, 3 celdas como espejos de corriente (PCM) y
2 utilizan interruptores de la SM. Las celdas E/S para IX e IY están configuradas como espejos de
corriente para poder aplicar la misma entrada a dos nodos distintos. La celda E/S para IOU T y VREF
están configuradas como puertas de paso.
De igual manera que en los casos anteriores se tomaron los mismos principios para la distribución
de las celdas, manteniendo así una buena simetría del circuito embebido en el FPAA. Para hacer
énfasis de lo ya mencionado, T E1, T E4, T E5 y T E8 son los elementos que abren y cierran el lazo
translineal, por tal motivo en la figura 5.13 vemos que se sitúan en el primer renglón, con la tensión
de referencia manejada por una puerta de paso en la celda E/S situada en el mismo renglón.

La medida de la característica de salida del circuito es graficada contra las dos entradas (IX e
IY ) y representada en un contorno que se puede apreciar en la figura 5.14 y en una imagen de tres
dimensiones que se puede observar en la figura 5.15. En teoría, la corriente de salida debe seguir la
forma de un cono invertido y el contorno con semi-circulos igualmente espaciados, pero en la práctica
se presentan efectos no ideales que en este caso debido a la resistencia de salida limitada que tienen
los buffers de corriente en la celda E/S provocan una pequeña distorsión para valores pequeños de IX
e IY .
Los barridos para cada una de las entradas IX e IY van de 0 a un valor determinado, en este caso
desde 0.5 µA a 5 µA espaciados en 0.5 µA. El barrido angular está determinado por la ecuación
Figura 5.13: Distribución de las RTCs para el operador de distancia Euclídea en el FPAA.
5.7. Filtro pasa bajas de cuarto orden 75
Figura 5.14: Gráfico del contorno de la medida experimental en DC del operador de distancia Euclídea
5.9, haciendo de esta manera que el circuito siga el comportamiento de la ecuación 5.8, dando como
resultado los diez cuartos de circulos con un radio igual a la magnitud del valor determinado, tal y
como se aprecian en los contornos de las figuras 5.14 y 5.15.
q
IX = I 2 + IY2 cos θ
q X (5.9)
IY = IX2 + I 2 sin θ
Y
5.7. Filtro pasa bajas de cuarto orden

Una de las aplicaciones más interesantes en el ámbito de los circuitos translineales, son los filtros
log-domain. En esta sección se presenta un filtro pasa bajas de cuarto orden, donde se muestra la
dstribución en el FPAA del filtro y como resultados experimentales la respuesta en frecuencia para
distintas corrientes de polarización, fijando así distintas frecuencias de corte.
5.7.1. Distribución de celdas para el filtro translineal de cuarto orden

La topología implementada del filtro log-domain pasa bajos, se compone por un compresor lo-
garítmico en la etapa de entrada, un expansor exponencial en la etapa de salida y una cadena de
elementos translineales que definen el orden del filtro. La frecuencia de corte de cada estapa está
Figura 5.15: Medida de la característica en DC del operador de distancia Euclídea
IOUT
Iin IU IU IU IU
VREF VREF
TE1 TE2 TE3 TE2n
C1
... E TE2n+1
Cn
TE2n+2
Input Stage 1st Stage nth stage Output Stage
Figura 5.16: Esquemático del filtro log-domain pasa bajos de orden N .
definida por las corrientes de polarización IU y por el valor capacitivo asociado Cn , tal y como se
muestra en la ecuación 5.10.
gm2i
fi = (5.10)
2πCi
Donde f i es la frecuencia de corte de la etapa i, gm2i es la transconductancia del elemento
translineal de la i-ésima etapa, que es directamente proporcional a la corriente IC que circula en ese
elemento translineal y Ci es la capacitancia que fija el polo dominante de cada etapa i. Como se puede
ver en la ecuación 5.10 con estos dos parámetros (gm y C) el filtro translineal puede ser fácilmente
sintonizado a una frecuencia de corte específica.
La figura 5.16 muestra una topología de filtro log-domain pasa bajas de orden N , donde la etapa
de entrada es un elemento translineal con conexión EP y las etapas siguientes definen el orden del
filtro. Cada etapa i esta formada por dos elementos translineales (TE2i y TE2i+1 ), dos fuentes de
Figura 5.17: Esquemático del filtro log-domain pasa bajas de 4to orden implementado en el FPAA.
corriente de polarización (IU ) y un elemento capacitivo (Ci ). La etapa de salida es un simple elemento
translineal.
Para el filtro log-domain pasa bajas de cuarto orden el esquemático se muestra en la figura 5.17,
donde hay que fijar 8 corrientes de polarización y 4 valores capacitivos, dependiendo de la frecuencia
de corte que se desee. En la implementación realizada se fijan todas las fuentes de polarización IU
en un mismo valor y lo mismo con las capacidades Ci para sintonizar todas las etapas en la misma
frecuencia de corte.
La figura 5.18 muestra la distribución de celdas para el esquemático del filtro de la figura 5.17.
Para este circuito se necesitaron 18 celdas reconfigurables de las 25 que contiene el FPAA, 5 como
elemento translineal simple, 5 como elemento translineal con conexion EP, 4 como fuente de corriente
programable y 4 más como fuente de corriente programable con un elemento capacitivo programable.
Para esta aplicación una celda E/S fue configurada como convertidor de tensión-corriente (VIN ), otra
como convertidor de corriente-tensión (VOU T ) y una más configurada como puerta de paso para la
tensión de referencia (VREF ). Como en todos los casos las líneas punteadas representan la intercone-
xión entre celdas a través de la matriz de interruptores.

Los resultados experimentales del filtro pasa bajas de cuarto orden se muestran en la figura 5.19,
mostrando tres curvas de respuesta en frecuencia. Todas las corrientes de polarización (IU 1 -IU 4 ) se
fijaron en 10 nA, 122 nA y 800 nA y las capacidades programables (C1 -C4 ) en 2.5 pF . Se intentó
fijar las corrientes de polarización para tener frecuencias de corte cada década, pero al momento de
configurar la PCS de 7bits en el rango de 0 a 1 µA el funcionamiento no fue el esperado debido a un
error de etiquetas en el layout del FPAA. Por este motivo se utilizaron los valores ya mencionados
para las corrientes de polarización.
En los resultados se puede observar claramente como en todos los casos la medida no sigue de
una forma correcta la respuesta del filtro ideal, sino que sigue a una respuesta con un polo dominante
parásito a bajas frecuencias dado por el transistor en conexión EP [6] de la celda translineal y los
interruptores que hacen posible el interconexionado entre RTCs, específicamente la matriz de inte-
rruptores SM_COL y la fuente de corriente programable (PCS) de 7 bits, moviendo la frecuencia de
corte y distorsionando la respuesta en AC en todas las etapas. En la tabla 5.3 se presentan las frecuen-
cias de corte para la respuesta ideal, la simulada y la medida. Donde se puede apreciar el efecto del
polo dominante parásito disminuyendo la frecuencia de corte en más de un 45 % respecto a la ideal
en todos los casos.
En el siguiente capítulo se aborda el problema del polo dominante parásito, proponiendo una
solución para minimizar los efectos no deseados al momento de configurar un circuito dinámico, en
específico los filtros log-domain.
Figura 5.18: Distribución de las RTCs para el filtro log-domain pasa bajas de 4to orden en el FPAA.
Tabla 5.3: Frecuencias de corte para el filtro pasa bajas de 4to orden
Corriente de Frecuencia de corte Frecuencia de corte Frecuencia de corte
Polarización teórica simulada medida
10 nA 7 KHz 2.6 KHz 2.6 KHz
122 nA 86 KHz 29 KHz 29 KHz
800 nA 565 KHz 300 KHz 260 KHz
−5
−10
−15
Gain [dB]
Measure at 10 nA
−20 Simulation at 10 nA
Ideal response at 10 nA
−25 Measure at 122 nA
Simulation at 122 nA
−30 Ideal response at 122 nA
Measure at 800 nA
−35 Simulation at 800 nA
Ideal response at 800 nA
−40
3 4 5 6 7
10 10 10 10 10
Frequency [Hz]
Figura 5.19: Respuesta en frecuencia del filtro de cuarto orden, fijando a diferentes valores las corrientes
de polarización IU , de izquierda a derecha en: 10 nA, 122 nA y 800 nA, con una capacidad aproximada
de 2.5 pF .
La placa de circuito impreso desarrollada para probar el FPAA translineal se muestra en la figura
5.20. La placa incorpora, además de los elementos de configuración y polarización, tres convertido-
res tensión-corriente y uno de corriente-tensión. Para esto se utilizaron amplificadores operacionales
comerciales con un ancho de banda a lazo abierto de 450 M Hz. También la placa incorpora dos
amplificadores diferenciales con un ancho de banda unitario de 320 M Hz, el cual genera la señal
complementaria Ix− e Iy − a partir de Ix+ e Iy + para los casos del multiplicador de cuatro y dos
cuadrantes.
En la figura 5.21 se muestra además la fotografía de la placa del FPGA que configura la placa
del FPAA. El FPGA se encarga de proporcionar los datos correspondientes, por medio de las seña-
les digitales CLK, DAT A, W E, y RESET , al FPAA para ser configurado con una aplicación en
específico.
La figura 5.22 presenta la fotografía del setup con el que se llevaron a cabo las distintas medidas
para los filtros log-domain de 4to orden. En la parte superior izquierda se aprecian las señales de
entrada y salida del filtro a través del osciloscopio, en la parte superior derecha se muestra el generador
de funciones que porporciona la señal de entrada al filtro, en la parte inferior derecha aparece la fuente
de polarización del FPAA, en la parte inferior izquierda se encuentran tanto la placa del FPGA como
Figura 5.20: Fotografía de la placa utilizada para probar el FPAA translineal. La placa incorpora las
polarizaciones necesarias, los interruptores, jumpers de configuración, convertidores V/I e I/V y la con-
versión de una señal unipolar a diferencial.
la del FPAA y finalmente en la parte central el programa que configura la FPGA con cierta aplicación.
5.8. Conclusiones
En este capítulo se presentaron a manera ejemplo, distintas aplicaciones con circuitos estáticos y
dinámicos implementados en el FPAA, tales como multiplicadores analógicos de uno, dos y cuatro
cuadrantes, un operador de distancia Euclídea y un filtro log-domain sintonizable de 4to orden .
De los resultados medidos para las distintas aplicaciones de puede concluir que el FPAA tiene
una completa funcionalidad y un buen rendimiento al momento de mapear cualquier circuito. En el
caso de los circuitos estáticos, éstos presentan un error por debajo del 3 % y un consumo de potencia
promedio de 30 µW /RTC. No obstante, de la experiencia obtenida en el mapeo de las aplicaciones se
han detectado algunas limitaciones que un cambio de arquitectura podría mejorar sustancialmente, tal
como se estudiará en el siguiente capítulo. Además, para el caso de los filtros log-domain la respuesta
es muy pobre a causa de las capacidades parásitas presentadas en la conexión Enz-Punzenberger. Para
solventar las deficiencias de los circuitos dinámicos en el siguiente capítulo se presentan las mejoras
que atenuarán los efectos no deseados, proporcionando un mejor rendimiento del FPAA tanto en
circuitos estáticos como en circuitos dinámicos.
Figura 5.21: Fotografía de la plataforma de desarrollo para la realización de las medidas de Furious. En
la parte izquierda se muestra la placa Spartan 3 (FPGA) configurando la placa del FPAA (parte derecha).
Figura 5.22: Fotografía del setup utilizado para la realización de medidas.

Referencias
[1] B. Gilbert. “A new wide-band amplifier technique”. Solid-State Circuits, IEEE Journal of, tomo 3, no 4,
(1968), páginas 353 – 365. ISSN 0018-9200.
[2] B. Gilbert. “A precise four-quadrant multiplier with subnanosecond response”. Solid-State Circuits, IEEE
[3] Robert W Adams. “Filtering in the Log Domain”. 63rd Convention Audio Engineering Society.
[4] E. Seevinck. “Companding current-mode integrator: a new circuit principle for continuous-time monolithic
filters”. Electronics Letters, tomo 26, no 24, (1990), páginas 2046 –2047. ISSN 0013-5194.
[5] B. A. Minch. “Analysis and Systhesis of Static Translinear Circuits”. Informe técnico, School of Electrical
and Computer Engineering, Cornell University, Ithaca, New York., Mar. 2000.
[6] R.G. Carvajal, J. Ramirez-Angulo, A.J. Lopez-Martin, A. Torralba, J.A.G. Galan, A. Carlosena y F.M.
Chavero. “The flipped voltage follower: a useful cell for low-voltage low-power circuit design”. Circuits
and Systems I: Regular Papers, IEEE Transactions on, tomo 52, no 7, (2005), páginas 1276 – 1291. ISSN
1549-8328. doi:10.1109/TCSI.2005.851387.
Optimización de la RTC a Nivel de Circuito y
6
Arquitectura
Contenido
6.1. Introducción . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
6.2. Optimización a nivel de circuito . . . . . . . . . . . . . . . . . . . . . . . . . . 84
6.2.1. Conexión Enz-Punzenberger . . . . . . . . . . . . . . . . . . . . . . . . . 84
6.2.2. Etapa cascode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
6.2.3. Resistencia de degeneración de fuente/emisor . . . . . . . . . . . . . . . . 89
6.3. Análisis de la RTC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
6.3.1. Análisis de la RTC a nivel de arquitectura . . . . . . . . . . . . . . . . . . 92
6.4. Optimización de arquitecturas . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
6.4.1. Arquitectura de la celda translineal dual reconfigurable RDTC . . . . . . . 94
6.5. Matriz analógica reconfigurable . . . . . . . . . . . . . . . . . . . . . . . . . . 103
6.5.1. Matriz analógica reconfigurable para las distintas arquitecturas . . . . . . . 103
6.5.2. Mejoras de las distintas arquitecturas con respecto a la RTC . . . . . . . . 104
6.6. Resultados de simulación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
6.6.1. Resultados de simulación de la RDTC-C . . . . . . . . . . . . . . . . . . 107
6.7. Conclusiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
Referencias . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
6.1. Introducción
A partir del mapeado de aplicaciones sobre el FPAA original y en base a los resultados obtenidos
en el capítulo anterior, se detectaron una serie de limitaciones en la RTC [1], tanto a nivel de circuito
como de arquitectura. Por tal motivo en el presente capítulo se hace un análisis detallado tanto a
nivel circuital como de la arquitectura del FPAA, optimizando las limitaciones de la RTC en lo mayor
posible, tales como los efectos no deseados a nivel circuito y el área ocupada por la matriz analógica
a nivel arquitectura.
84 Optimización de la RTC a Nivel de Circuito y Arquitectura
La RTC está limitada especialmente en aplicaciones con circuitos dinámicos ya que las capacida-
des parásitas de los bloques que constituyen a la RTC influyen de manera significativa en la función
de transferencia del circuito. La otra limitante importante es que la RTC no se puede configurar como
elemento translineal y celda genérica (PCS, PCM y PCAP) al mismo tiempo, pues sólo se había pen-
sado en agregar esas celdas auxiliares para tener una mayor autonomía en las diversas aplicaciones
con elementos translineales; pero es importante sobre todo en el bloque de PCAP tenerlo siempre
cerca del elemento activo donde se conectará el condensador para evitar que las capacidades parásitas
influyan lo menos posible en el valor programado de capacidad.
A nivel de circuito se proponen algunas mejoras para tener un mejor desempeño en la implemen-
tación de los circuitos dinámicos. Las mejoras están en torno a la conexión Enz-Punzenberger, la
adición de dos transistores MOS operando de la región lineal como degeneración de fuente/emisor y
como etapa cascode en el elemento translineal.
Desde el punto de vista de arquitectura, se presentan algunas propuestas para la RTC original.
Como primera aproximación sólo se pensó en la adición de un elemento translineal formando un
par diferencial para evitar desapareamientos entre elementos translineales. Como segunda propuesta
se propuso dividir en dos bloques la RTC, un bloque que contenga el par diferencial de elementos
translineales y otro bloque que contenga las celdas genéricas. En la tercera propuesta se regresó a
la arquitectura original, con la diferencia de que este bloque, además de tener un par diferencial de
elementos translineales, está dotado de las celdas auxiliares y disponibles a su utilización en para-
lelo dentro del mismo bloque, dando mayor funcionalidad a la celda translineal dual reconfigurable
(RDTC). A lo largo de este capitulo se detallarán los aspectos principales para la optimización tanto
a nivel de circuito como a nivel de arquitectura de la RTC.
6.2. Optimización a nivel de circuito

Como ya se ha mencionado anteriormente, la principal limitación de la RTC a nivel de circuito es
la implementación de circuitos dinámicos. En el capítulo anterior, se observó que en el filtro de 4to
orden la frecuencia de corte cae antes de lo esperado (figura 5.19). Esto es debido al efecto de polo
dominante parásito, provocado por las capacidades parásitas de la fuente programable (PCS 7 bits) y
la transconductancia del transistor en conexión Enz-Punzenberger MEP . En la siguiente subsección
se hace un análsis de este polo parásito dominante y se indica cómo minimizar los efectos no desea-
dos del circuito de la RTC para poder llevar a cabo la implementación correcta de aplicaciones con
circuitos dinámicos.
6.2.1. Conexión Enz-Punzenberger

La figura 6.1a muestra uno de los esquemas de polarización que se utilizan más habitualmente
en circuitos translineales, la configuración Enz-Punzenberger [2]. Este circuito se puede interpretar
como un seguidor de tensión con retroalimentación shunt, presentando una muy baja impedancia a la
salida Vo , dada por la siguiente ecuación:
1
Rout = (6.1)
gm1 gmEP ro1
Donde Rout es la resistencia vista desde el nodo Vo , ro1 y gm1 son la resistencia de salida y la
transconductancia del transistor de salida del elemento translineal M 1 (ver figura 3.1) y gmEP es la
transconductancia del transistor MEP .
No obstante, nos interesa saber la impedancia que se ve desde el nodo de retroalimentación (nodo
A de la figura 6.1a). Por un lado, la resistencia vista en ese nodo estará dada por la transconductancia
del transistor MEP (ecuación 6.2) y por otro lado, la capacidad parásita que se ve en ese mismo nodo,
6.2. Optimización a nivel de circuito 85
Iu ru CP
VDD
A
M1 Mc1
Vin
TE M2 Mc2
Iu
Vo
Ib
MEP
(a) (b)
Figura 6.1: (a) Circuito Enz-Punzenberger. (b) espejo de corriente cascode que sustituye la fuente de
corriente ideal Iu
la cual está dada por los bloques auxiliares, específicamente por la fuente programable PCS 7 bits.
Considerando primeramente una fuente ideal de polarización IU en paralelo con una resistencia, la
resistencia en el nodo A se puede aproximar a:
RA ≈ 1/gmEP \\ru (6.2)

Como se puede observar en la figura 6.1a, ru es la resistencia de la fuente de polarización, en
nuestro caso es un espejo de corriente cascode (figura 6.1b), por tanto si gm ro >> 1, ru se aproxima
a:
ru ≈ gm2c roc2 roc1 (6.3)

Dicho de otra manera, la resistencia de salida de la etapa cascode (ru ) está dada por la ganancia
intrínseca y la resistencia roc1 , teniendo como resultado una resistencia muy alta a la salida de la fuen-
te de corriente programable, de la cual podemos prescindir, dado que ru >> gmEP . En conclusión,
el ancho de banda del circuito Enz-Punzenberger está dado por la ecuación 6.4, fijando el polo a una
frecuencia determinada por la transconductancia del transistor MEP y la capacidad parásita vista en
el nodo A de la figura 6.1a,
1
wpA = (6.4)
CA RA
donde wpA es la frecuencia de corte del polo parásito, CA es la capacidad parásita del nodo A y RA es
la resistencia vista en el nodo A (figura 6.1a) del circuito Enz-Punzenberger, en este caso, 1/gmEP .
Dada la ecuación 6.4 conviene tener una transconductancia gmEP grande, para que la resistencia
en el nodo A sea lo más pequeña posible y el polo parásito esté a una mayor frecuencia. Uno de
los parámetros que se pueden manejar para tener estas condiciones, es la razón W/L del transistor
10
−10
−20 EP with W/L=1/3

Gain [dB]
EP with W/L=3/1
Theoretical response
−30
−40
−50
−60 2 3 4 5
10 10 10 10
Frequency [Hz]
Figura 6.2: Respuesta en frecuencia para un filtro de 4to orden con una corriente de polarización de 10
nA. La curva continua representa la respuesta teórica y las curvas punteadas muestran la respuesta del
filtro variando las dimensiones del transistor en conexión EP .
MEP . Ajustando este parámetro sería suficiente para tener un buen ancho de banda en el circuito
Enz-Punzenberger y que no interfiera en el polo dominante. También hay que tener en cuenta que el
elemento translineal tiene un ancho de banda que limita la frecuencia de operación del circuito con-
figurado en el FPAA. No obstante el FPAA contiene bloques auxiliares como interruptores, fuentes
de corriente, espejos de corriente, entre otros, los cuales traen consigo efectos parásitos y especí-
ficamente capacidades parásitas que se reflejan de manera no deseada en los circuitos translineales
dinámicos.
En la figura 6.2 se muestra el efecto de la transconductancia del transistor EP en un filtro de
4to orden, donde para el caso en que W/L es igual a 1/3 se presenta un polo dominante parásito.
En el caso de W/L igual a 3/1 el polo se logra desplazar a una mayor frecuencia. Sin embargo las
capacidades parásitas añadidas por los módulos auxiliares, en específico la fuente programable de 7
bits, se ven reflejadas en el nodo A de la figura 6.1a provocando que la frecuencia de corte no converja
con la frecuencia de corte de la respuesta teórica y generen a su vez una pendiente más abrupta. Por
tal motivo es necesario aislar el nodo A (figura 6.1a) de la PCS 7 bits, de la cual se hablará en la
siguiente sección.
6.2.2. Etapa cascode
Uno de los bloques auxiliares que afecta directamente el nodo A (figura 6.1a) es la fuente de
corriente programable de 7 bits. Ésta es utilizada como fuente genérica para polarizar el elemento
translineal (IU ). Sin embargo la principal desventaja de este bloque auxiliar es la capacidad parásita
que trae consigo de forma inherente. En la figura 6.3a se muestra el circuito Enz-Punzenberger con
la fuente de corriente ideal y en paralelo su resistencia (ru ) y capacidad (CP ) de salida como modelo
de la PCS (figura 6.3b), y el nuevo transistor cascodo incorporado MC . ru está dada por la siguiente
VDD
Mc1
M1 Mci
Iu ru CP
Mc2
Vb M2
MC Mci+1
A Ib Vb
MC
A
Vin
TE Vin
TE
Vo
Vo
MEP
MEP
(a) (b)
Figura 6.3: (a) Circuito Enz-Punzenberger con etapa cascode y fuente de corriente ideal, donde ru y
CP modelan la resistencia y la capacidad de la fuente de corriente de polarización respectivamente. (b)
Circuito Enz-Punzenberger con etapa cascode y fuente de corriente cascode
IU
Vb
MC
Vx
Figura 6.4: Ajuste de geometrías W/L y tesión de referencia Vb para el transistor MC de la etapa
cascode, por medio de simulación
Tabla 6.1: Geometrías en µm para las mejoras agregadas a la celda translineal utilizando el proceso
CMOS AMIS C035M-A de 0.35 µm.
Transistor Cascode Switch Matrix Degeneration source
MEP transistor MC SM_COL transistor MT D
W/L 3/1 3/0.7 1/0.35 0.7/1
aproximación.
ru ≈ gmci+1 .gmM c .roci+1 .roM c .roci (6.5)
Donde gmci+1 .roci+1 y gmM c .roM c es la ganancia intrínseca del transistor MCi+1 y Mc respecti-
vamente y roM Ci es la resistencia de salida del transistor MCi .
La capacidad parásita CP es considerablemente grande, ya que es la contribución de todas las
capacidades parásitas del módulo de la PCS de 7 bits (figura 6.3b) que se suman a la capacidad CA ,
provocando que el polo parásito afecte a la respuesta deseada del circuito dinámico. Por tal motivo
es necesario aislar el nodo A de la PCS de 7 bits. Una manera de hacerlo es por medio de una
etapa cascode, aislando el nodo de salida de la fuente programable del nodo de retroalimentación del
circuito Enz-Punzenberger, teniendo sólo en ese nodo la capacidad parásita del transistor MC (figura
6.3) y no la capacidad parásita de toda la PCS.
La tensión de polarización Vb de la etapa cascode es ajustada por medio de simulación (ver figura
6.4), tomando el valor máximo que puede aplicarse a Vb para que la tensión VDS no sea tan gran-
de y afecte menos a la excursión de tensión. En la figura 6.4 se puede observar que conforme VX
aumenta, la corriente ID cae. Para el dimensionamiento del transistor MC hay que asegurarse que
es lo suficientemente grande para drenar la corriente que la fuente programable inyecte al elemen-
to translineal pero sin excederse mucho por las capacidades parásitas. En la tabla 6.1 se muestra el
dimensionamiento de geometrías para los elementos añadidos a la celda translineal.
En conclusión, conviene tener interruptores con la mínima razón de geometrías posible para que
la capacidad parásita también sea mínima, asumiendo y tomando en cuenta el compromiso que se
tiene al minimizar las geometrías con la impedancia que presenta el interruptor en estado de cerrado.
Otro aspecto importante es tener las geometrías optimas para el transistor MEP (ver tabla 6.1), para
que la resistencia de salida sea mínima y que esté operando cerca de la región lineal. También aislar
10
−10
−20
Gain [dB]
EP with W/L=3/1
EP with W/L=3/1 and cascode stage
−30
−40
−50
−60 2 3 4 5
10 10 10 10
Frequency [Hz]
filtro con y sin etapa cascode.
el nodo de retroalimentación de la configuración Enz-Punzenberger con una etapa cascode para evitar
añadir más capacidades parásitas al nodo A de la figura 6.3.
En la figura 6.5 se presenta a manera de ejemplo la respuesta en frecuencia, comparando la cel-
da translineal con y sin etapa cascode. En la respuesta sin etapa cascode, se puede apreciar que las
capacidades parásitas dadas por el PCS de 7 bits desplazan la frecuencia de corte a una frecuencia
menor que la frecuencia de corte ideal. Para el caso de la respuesta con etapa cascode el efecto se ve
minimizado. Otro efecto que se puede apreciar en la figura 6.5 es la ganancia en DC que presentan
las respuestas simuladas. Éste se puede atribuir al mismatch entre las celdas translineales y el error
sistemático generado por la conexión Enz-Punzenberger. Este efecto se minimiza agregando una re-
sistencia de degeneración de fuente/emisor. En el siguiente apartado se aborda con mayor profundidad
lo antes mencionado.
6.2.3. Resistencia de degeneración de fuente/emisor

La degeneración de fuente/emisor en el elemento translineal también es importante por la re-
ducción de mismatch entre los elementos translineales [3]. Esto es debido a que la degeneración
reduce la excursión de tensión aplicada entre la puerta y la fuente del transistor de salida del elemento
translineal M1 (figura 3.1) de tal modo que linealiza la característica de entrada/salida, asumiendo
el compromiso que se tiene entre linealidad, ruido, disipación de potencia y ganancia. Dicho de otra
manera, se puede ver la transconductancia total del transistor de salida del elemento translineal y el
transistor MT D como:
gm
Gm = (6.6)
1 + gm RoT D
Donde RoT D es la resistencia de salida del transistor MT D de la figura 6.6. Para valores grandes
de gm RoT D la transconductancia se aproxima a 1/RoT D , pero la linealización dependerá de gm RoT D .
Iu ru CP
Vb Iu ru CP
MC
TE TE
MTD MTD
MEP
Figura 6.6: Par diferencial de elementos translineales con degeneración de fuente/emisor
En la figura 6.6 se muestra la implementación de la degeneración de fuente/emisor en la celda

translineal reconfigurable, dada por los transistores MT D operando en la región lineal. Las geometrías
del transistor MT D fueron ajustadas por medio de simulación y se muestran en la tabla 6.1. Para
asegurar que el transistor MT D este operando en la región lineal se debe cumplir la condición de
VDS << VGS − VT H . Partiendo del hecho de que la tensión de puerta del elemento translineal es lo
suficientemente grande, ésta se puede aprovechar para garantizar que el transistor MT D esté operando
en la región lineal.
En la figura 6.7 se puede apreciar que si se aplica una débil degeneración (W/L=4,8µm/1µm) la
característica del elemento translineal suaviza la región de distorsión. A manera que se va aplicando
una mayor degeneración de fuente/emisor la característica propia del elemento translineal se desvir-
túa, reduciendo el rango dinámico. Para el caso de los filtros log-domain depende del orden del filtro
para decidir si es necesaria una fuerte degeneración de fuente/emisor o no. En el caso del filtro de 4to
para compensar la ganancia en DC a un nivel aceptable es necesario aplicar una fuerte degeneración,
sacrificando una década del rango lineal de la respuesta característica. No obstante, es importante do-
tar a la celda translineal reconfigurable de una débil degeneración de fuente/emisor para aprovechar
al máximo las propiedades características del elemento translineal y de una fuerte degeneración para
los casos que así se requiera.
La figura 6.8 presenta a manera de ejemplo el efecto de la degeneración de fuente, linealizando
la característica de entrada/salida de la respuesta en frecuencia. Como se observa en la gráfica la
respuesta simulada no alcanza la frecuencia de corte ideal, debido a efectos no ideales inherentes
en la arquitectura de la RTC. En la siguiente sección se hace el análisis de la RTC dando pie a la
optimización de la arquitectura para disminuir los efectos no ideales.
−4
10
−6
10
IC or ID [A]
TE
TE with source degeneration W=0.8µm
−8
10 TE with source degeneration W=1.8µm
−10
10
0.5 1 1.5 2 2.5 3

VBE or VGS [V]
Figura 6.7: Simulación de la curva característica del elemento translineal con degeneración de fuen-
te/emisor con una longitud de canal L = 1µm y variando la anchura del transistor MT D . El rango
dinámico se ve reducido al disminuir la anchura del transistor y al aumentar la anchura la degeneración
suaviza la zona de distorisión de la respuesta característica.
10
−10
−20
Gain [dB]
−30
EP with W/L=3/1 and source degeneration

−40 Theoretical response
EP with W/L=3/1 cascode stage and source degeneration
−50
−60 2 3 4 5
10 10 10 10
Frequency [Hz]
filtro con degeneración de fuente/emisor con dimensiones del transistor EP de 3/1.
Tabla 6.2: Porcentaje del área ocupada en la RTC para cada caso de configuración
RTC configuration modes Percents
RTC configured as translinear element TE 62 %
RTC configured as current mirror PCM 76 %
RTC configured as current source PCS 56 %
RTC configured as programmable capacitor PCAP 52 %
RTC configured as PCM y PCAP 83 %
RTC configured as PCS_7b y PCAP 63 %
6.3. Análisis de la RTC

A partir de los resultados y la experiencia obtenida en el mapeado de distintas aplicaciones so-
bre el FPAA, en este apartado se hace un estudio de las limitaciones de la RTC a nivel arquitectura,
analizando el área ocupada y la versatilidad que la arquitectura ofrece para la implementación de
aplicaciones de circuitos estáticos y dinámicos. El objetivo es proponer una arquitectura más robus-
ta, de mayores prestaciones y que aproveche al máximo los recursos con los que dispone la celda
translineal, tanto en área como en reconfigurabilidad.
6.3.1. Análisis de la RTC a nivel de arquitectura

En los capítulos 3 y 5 se describió la arquitectura y se comprobó el funcionamiento de la RTC
para distintas aplicaciones de circuitos estáticos. La arquitectura también permite implementar apli-
caciones con circuitos dinámicos, específicamente filtros log-domain agregando un banco de capaci-
dades programables en la RTC, pero como ya mencionamos anteriormente, el funcionamiento de los
circuitos dinámicos está limitado por el efecto de un polo dominante parásito. Con esta primera apro-
ximación pudimos ver en el capítulo anterior el correcto funcionamiento de las diversas aplicaciones
con circuitos estáticos y las deficiencias que presenta la RTC para implementar circuitos dinámicos.
Por otro lado, también se ha observado que diversas celdas del circuito están infrautilizadas debido a
la propia arquitectura interna de la RTC.
Para empezar a evaluar el área ocupada por la RTC, en la figura 6.9 se muestra el esqueleto del
layout de los distintos módulos contenidos dentro de la RTC, con el área ocupada por cada uno de
dichos módulos. El área en blanco es la que ocupa el rutado.
En la figura 6.10 se muestra los porcentajes del área ocupada por cada modulo de la RTC. Como
se puede apreciar, los módulos que mayor área ocupan son el PCM y el rutado, consumiendo un área
del 24 % y el 30 % respectivamente. El elemento translineal ocupa solamente un 5 % del área total
de la celda. De acuerdo con el funcionamiento de la RTC es importante remarcar que cuando ésta se
configura como elemento translineal se utiliza aproximadamente un 62 % de la celda, donde el 30 %
es del rutado, el 12 % de los registros de configuración y el resto del elemento translineal junto con
la matriz de interruptores y la PCS de 6 bits. Cuando la RTC se configura como celda auxiliar, ésta
utiliza un 76 % para el caso del espejo de corriente, un 56 % para el caso de la fuente programable de
corriente y para el caso de la capacidad programable utiliza un 52 %. En la tabla 6.2 se muestran los
porcentajes para todos los casos de configuración de la RTC. Cabe mencionar que el 42 % del área
total es utilizada en todo los casos, la cual está dada por el rutado y los registros de configuración .
En la tabla 6.3 se muestra la cantidad de celdas necesarias dependiendo de la aplicación que se
quiera configurar en el FPAA. Como se puede ver en la tabla 6.3, para el caso del filtro pasa bajos de
4to orden es necesario tener una razón 1:1 de celdas translineales con respecto a las celdas auxiliares.
Dado que en la arquitectura original de la RTC no permite configurar un elemento translineal junto
con una celda auxiliar, son necesarias diez celdas configuradas como elementos translineales, cuatro
6.4. Optimización de arquitecturas 93
SM_EMI SM_COL
SM_BASE
0.0019mm 2 0.0019mm 2 6-bit PCS
TE
2
783um
0.0011mm 2
0.0019mm 2
REG
PCAP
7-bit PCS
PCM 0.0017mm 2
0.0085mm 2 0.0032mm 2
REG
REG
REG
Figura 6.9: Esqueleto del layout de la RTC. El área total ocupada es de 0.036 mm2
Tabla 6.3: Número de celdas necesarias para las distintas aplicaciones con elementos translineales
Applications Translinear Current Current Capacitors Required
elements sources mirrors cells
One-Quadrant Multiplier 4 1 – – 5
Two-Quadrant Multiplier 6 1 – – 7
Four-Quadrant Multiplier 12 2 – – 14
Euclidean Operator 8 – 3 – 11
th
4 Order Low Pass Filter 10 8 – 4 18
celdas configuradas como PCS de 7 bits y cuatro celdas configuradas como PCAP y PCS de 7 bits. En
el capítulo tres sección 3.3.2 se desglosan las distintas formas para configurar la RTC. Cabe señalar
que la arquitectura de la RTC es completamente escalable y como primera aproximación se validó
perfectamente la arquitectura. No obstante, en la siguiente sección se presentan más propuestas de
arquitecturas para evaluar la mejor opción.
6.4. Optimización de arquitecturas

Una vez analizada la arquitectura de la RTC en cuanto a área y rendimiento, esta sección propone
distintas arquitecturas optimizadas de la RTC. En la primera propuesta se incorpora un par diferencial
con elementos translineales, para minimizar el mismatch entre ellos. En la siguiente propuesta, de la
misma manera que en la primera, se incorpora un par diferencial separando los módulos auxiliares
de los elementos translineales. Finalmente en la última arquitectura también se incorpora un par
diferencial en la celda translineal, permitiendo configurar simultáneamente en una misma celda el
elemento translineal y los elementos auxiliares, priorizando que los efectos parásitos de los bloques
SM_EMI
1.9 SM_COL
5% 1.9
SM_BASE
5%
Routed 0.78
10.6 2%
30%
PCM
8.5
24%
REG
4.3995
12% PCAP
1.7
5%
TE
PCS_7b 1.9
3.2 PCS_6b 5%
9% 1.1
3%
Figura 6.10: Áreas de cada bloque de la celda translineal reconfigurable, representadas en 10−3 mm2 y
en porcentajes.
auxiliares (matrices de interruptores, fuentes programables de polarización, espejos de corriente, etc)

de la celda reconfigurable afecten mínimamente a la respuesta del circuito configurado en el FPAA.
A continuacioón se presentan dichas arquitecturas con mayor detalle, evaluando la mejor opción.
6.4.1. Arquitectura de la celda translineal dual reconfigurable RDTC

Arquitectura RDTC-A
De la observación de las aplicaciones mapeadas, y por la propia topología de los estilos de diseño
translineal, se concluye que en la gran mayoría de circuitos, los elementos translineales se conectan
a pares. Por ello, como primera propuesta, teniendo en cuenta que el área del elemento translineal
es poco significativa dentro del total de la RTC, se añadió un elemento translineal más a la celda
reconfigurable, formando un par diferencial de elementos traslineales para minimizar los efectos de
mismatch entre ellos y optimizar la densidad. Esto provocaría un aumento de área estimado en un
29,7 % más, pero duplicaría la funcionalidad en los elementos translineales. Esto quiere decir que,
por ejemplo, para el caso del multiplicador de cuatro cuadrantes, en la RTC eran necesarias doce
celdas de elementos translineales, en la RDTC-A sólo se necesitan 6 celdas. En la figura 6.11 se
muestra la arquitectura de esta propuesta, donde a diferencia de la RTC esta arquitectura contiene:
* Un par diferencial con elementos translineales (HPTE). Bloque fundamental que realiza la
compresión logaritmica y la expansión exponencial.
* Matrices de interruptores (SM). Son necesarias dos matrices de interruptores más que en la
RTC, los cuales permiten hacer la conexión de los terminales de los dos elementos translineales
TE1 y TE2 de la figura 6.11, y en caso que sea necesario se pueden rutar líneas de señal hacia
otras filas o columnas.
CAL_TE2
in_north
in_west
SM TE
out
COL2
CTL
CAL_TE2
in_north
in_west
SM TE
out
GATE2
CTL
CAL_TE1
in_north
in_west
SM C_BUS TE
out
COL C C
CTL
REG in
PCS PCM G G
in_north
CTL out TE1 TE2
7 IB1 IB1
in_west
SM G_BUS TE IB2 IB2

out
E E
GATE
CAL_TE1
CTL EN
TE M TD M TD
in_north PCS1
CTL
out
EP
M EP
in_west
SM E_BUS TE 6-bit 6
out
PCS3
CTL
EMI
out
CAL_C
6-bit
/EP
CTL
8
PCS2
CTL
8 8 8 8
out
calib out
CTL CAL
PCS 6-bit
7 PCAP 7-bit
CTL EN
MODE
8
PCAP
7 6 6
TE
REG REG REG REG REG REG REG REG REG REG REG
y COL2 GATE2 COL GATE EMI CONFMSB CONFLSB PCS CAL1 CAL2 CAL3
x
data bus 8
regsel bus 7
Figura 6.11: Arquitectura de la celda translineal dual reconfigurable RDTC-A. La figura muestra los
bloques principales, como el par diferencial de elementos translineales, cinco matrices de conmutación
(SM), tres fuentes de corriente programable de 6 bits (PCS 6 bits), una fuente programable de (PCS 7
bits), una capacidad programable (PCAP), un espejo de corriente programable (PCM), varios registros
de configuración (REG) y elementos auxiliares.
SM_EMI SM_EMI
REG
REG
TE TE
0.0019mm 2 0.0019mm 2
0.0019mm 2 0.0019mm 2
REG
SM_COL
SM_COL
6-bit PCS 6-bit PCS 6-bit PCS 0.0019mm 2
0.0019mm 2
0.0011mm 2 0.0011mm 2 0.0011mm 2
REG
REG
7-bit PCS
0.0032mm 2
PCAP
PCM
0.0017mm 2
SM_BASE SM_BASE
0.0085mm 2
783um2 783um2
Figura 6.12: Esqueleto del layout de la RDTC-A, que ocupa un área aproximada de 0.0485 mm2

bloques que conforman el RDTC-A, donde cada celda contiene once registros, cuatro registros
más que la RTC.
* Fuentes de corriente programable (PCS). La RDTC-A contiene cuatro fuentes de corriente pro-
gramable para la calibración del TE, tres de 6 bits dedicadas específicamente para la corriente
de polarización de los elementos translineales, y una fuente de 7 bits que proporciona la co-
rriente de polarización I2 del elemento translineal TE1. La fuente de 7 bits también puede ser
configurada como fuente de corriente de propósito general en tres rangos diferentes, de 0 a 10
nA, 1 µA y 100 µA.
Esta arquitectura se configura de la misma manera que la RTC, donde la única diferencia es que
esta arquitectura se puede configurar como par diferencial de elementos translineales o como puro
elemento translineal. En la tabla 6.4 se muestra el número de instancias necesarias para la arquitectura
RDTC-A por cada bloque, teniendo como referencia la RTC. En la figura 6.12 se estima el esqueleto
del layout para esta misma arquitectura en base a la ya fabricada RTC. El área del rutado se estimó
con un 20 % más de la ya obtenida en la RTC, debido a la mayor complejidad de la RDTC-A.
Arquitectura RDTC-B
Considerando que en las aplicaciones mapeadas con la RTC original el uso de una simple fuente
de corriente invalida una RTC entera, la segunda propuesta es dividir la RDTC en dos bloques, sepa-
rando el par diferencial de elementos translineales de los bloques genéricos reconfigurables (RGC).
Esto con el fin de tener mayor funcionalidad en las celdas y el menor número posible de interruptores
CAL_TE2
in_north
in_west
SM
COL2 out
CTL
CAL_TE2
in_north
in_west
SM out
GATE2
CTL
CAL_TE1
CAL_TE1
CAL_TE2
in_north
in_west
SM out C_BUS
COL C C
CTL
G G
in_north TE1 TE2
IB1 IB1
in_west
SM out G_BUS IB2 IB2

E E
GATE
CAL_TE1
CTL EN
TE M TD M TD
in_north PCS1
CTL
out
EP
in_west
SM E_BUS
6-bit
out
PCS3
CTL
EMI M EP
out
6-bit
/EP
CTL
8
PCS2
CTL
8 8 8 8
out
6-bit
PCS1
CTL
out
6-bit
6 6
6 6
REG REG REG REG REG REG REG REG REG

y COL2 GATE2 COL GATE EMI CAL CAL1 CAL2 CAL3
x
data bus 8
regsel bus 7
Figura 6.13: Arquitectura de la celda translineal dual reconfigurable RDTC-B. La figura muestra los
bloques principales, como el par diferencial de elementos translineales, cinco matrices de conmutación
(SM), cuatro fuentes de corriente programable de 7 bits (PCS), nueve registros de configuración (REG) y
elementos auxiliares.
de reconfiguración en la RDTC-B, en función de los bloques necesarios para llevar a cabo cierta apli-
cación, (ver tabla 6.3). En la figura 6.13 se muestra la arquitectura propuesta de la RDTC-B, donde
se puede apreciar que los únicos interruptores de reconfigurabilidad que tiene son los interruptores
para calibrar el elemento translineal y para poder tener un elemento translineal con o sin conexión
Enz-Punzenberger. En la figura 6.14 se muestra la arquitectura de la celda genérica RGC. Esta celda
está formada básicamente por bloques auxiliares como fuentes de corriente de polarización, espejos
de corrientes y capacidades programables para hacer posible la construcción de circuitos translineales
dinámicos. A continuación se hace una breve descripción de cada uno de los bloques que contiene la
RDTC-B y la RGC.
z Bloques que conforman la RDTC-B
* Par diferencial con elementos translineales (HPTE). Bloque fundamental que realiza la
compresión logaritmica y la expansión exponencial.
* Matrices de interruptores (SM). Cinco matrices de interruptores, los cuales permiten ha-
cer la conexión de las terminales de los dos elementos translineales TE1 y TE2 de la figu-
ra 6.13, así como la de otros bloques analógicos de la RGC, y en caso que sea necesario
se pueden enrutar lineas de señal hacia otras filas o columnas.
* Registros de configuración (REG). Los registros almacenan la configuración de los dife-
rentes bloques que conforman el RDTC, donde cada celda contiene nueve registros.
z Bloques que conforman la RGC

in_north
in_west
SM
out
REG in
CTL PCS
7
CTL PCM
out
in_north
in_west
SM
out
CTL
8 PCAP
8
EN CTL PCS
out
7-bit
CTL
PCAP
7
REG REG REG REG REG

y SM SM CONF CAL PCS
x
data bus 8
regsel bus 7
Figura 6.14: Arquitectura de la celda genérica reconfigurable RGC. La figura muestra los distintos blo-
ques genéricos: dos bloques de matrices de conmutación (SM), una fuente de corriente programable de
7 bits (PCS), una capacidad programable (PCAP),un espejo de corriente programable (PCM) y cinco
registros de configuración (REG).
* Fuentes de corriente programable (PCS). La RDTC-B contiene cuatro fuentes de corriente

programable para la calibración del elemento translineal, tres son de 6 bits dedicadas
específicamente para la corriente de polarización del elemento translineal, y una fuente
de 7 bits que proporciona la corriente de polarización I2 del elemento translineal TE1.
La fuente de 7 bits también puede ser configurada como fuente de corriente de propósito
general en tres rangos diferentes, de 0 a 10 nA, 1 µA y 100 µA.
* Una capacidad programable (PCAP). La capacidad, utilizada para implementar funciones
con lazos translineales dinámicos, se ajusta en un rango de 1.25 a 2.5 pF con una palabra
de 7 bits.
* Un espejo de corriente programable (PCM). Este puede ser configurado para escalar la
corriente de entrada por 3, 2, 1, 1/2 y 1/3, a la vez que puede cambiar el sentido a la
corriente de la entrada, ya que puede tener corrientes en cualquier sentido a la entrada y
puede generar corrientes de cualquier sentido a la salida.
* Matrices de interruptores (SM). Dos matrices de interruptores, que permiten hacer la co-
nexión de los terminales de la RGC con los elementos translineales de la RDTC y en caso
que sea necesario se pueden enrutar líneas de señal hacia otras filas o columnas.
* Registros de configuración (REG). Los registros almacenan la configuración de los dife-
rentes bloques que conforman el RGC, donde cada celda contiene cinco registros.
El propósito de separar los módulos auxiliares de la RTC es para tener mayor versatilidad, con el
fin de eliminar en lo mayor posible los interruptores que dan la reconfigurabilidad del sistema, ya que
éstos traen de forma inherente efectos parásitos que degradan el comportamiento del circuito, sobre
todo en circuitos dinámicos.
Otro aspecto importante es aprovechar en la mayor medida posible todos los recursos de cada
bloque reconfigurable. Específicamente esta arquitectura aprovecha esos recursos de manera muy
eficiente, pero el inconveniente que puede presentar es que el bloque de capacidades programables
SM_EMI SM_COL
TE TE
0.0019mm 2 0.0019mm 2
0.0019mm 2 0.0019mm 2
REG
SM_BASE
6-bit PCS 6-bit PCS 6-bit PCS 6-bit PCS SM_COL

783um2
0.0011mm 2 0.0011mm 2 0.0011mm 2 0.0011mm 2
SM_BASE
783um2
0.0019mm 2
REG
Figura 6.15: Esqueleto del layout aproximado para la RDTC-B, estimando un área de la celda de 0.0264
mm2
Tabla 6.4: Número de instancias empleadas para las distintas arquitecturas analizadas
SM_EMI SM_COL SM_BASE PCM PCAP TE 6_PCS 7_PCS REG
RTC 1 1 1 1 1 1 1 1 7
RDTC-A 1 2 2 1 1 2 3 1 11
RDTC-B 1 2 2 0 0 2 4 0 9
RGC 1 1 0 1 1 0 0 1 6
RDTC-C 2 2 2 0 1 2 4 2 15
queda fuera de la celda que contiene el elemento translineal, afectando y modificando el valor pro-
gramado de la capacidad por las capacidades parásitas que puede presentar los interruptores de la SM
y el rutado.
En la tabla 6.4 se muestra el número de instancias de bloques necesarias para las arquitecturas
RDTC-B y RGC, teniendo como referencia la RTC. En la figura 6.15 se muestra el esqueleto del
layout para la celda translineal reconfigurable RDTC-B con el área necesaria para cada bloque que
conforma esta celda. De igual manera, en la figura 6.16 se muestra el esqueleto del layout de la
celda genérica RGC. Las áreas estimadas son de 0.0264mm2 y 0.025mm2 respectivamente, lo cual
significa un aumento del 42 % con respecto a la arquitectura de la RTC.
Arquitectura RDTC-C
La solución anterior presenta los inconvenientes de una capacidad parásita elevada y de que, tal
como se mostrará más adelante, al emplear dos tipos diferentes de celda es problemático decidir en
qué proporción y con qué geometría se combinan, ya que según la aplicación se pueden descompen-
sar los requerimientos de cada celda, llevando a ineficiencias de empleo. Por este motivo, en esta
propuesta se recombinan las dos celdas en una sola, buscando una arquitectura más robusta y versátil,
utilizando el par diferencial de elementos translineales como núcleo de la arquitectura y los bloques
genéricos como elementos auxiliares. La diferencia de esta arquitectura con todas las anteriores es
SM_EMI
0.0019mm 2
PCM
0.0085mm 2
PCAP
SM_BASE
7-bit PCS 0.0017mm 2
783um2
0.0032mm 2 REG
Figura 6.16: Esqueleto del layout aproximado para la RGC, estimando un área de la celda de 0.025 mm2
que los módulos auxiliares se pueden configurar en paralelo en la misma celda donde se tiene en ope-
ración al par diferencial, aprovechando de una mejor manera los recursos con los que cuenta la celda
translineal. Dicho de otra manera, la arquitectura puede ser reconfigurada como elemento translineal,
con o sin elementos auxiliares. Otra novedad que se incorporó a esta arquitectura es la fusión de un
espejo de corriente programable de 4 bits al módulo de la fuente de corriente programable de 7 bits
(PCS_PCM 7 bits), reutilizando la circuitería ya implementada en la PCS de 7 bits, optimizando área
y compactando la arquitectura. En la figura 6.17 se muestra la arquitectura de la RDTC-C, donde se
incorpora el modulo PCS_PCM 7 bits, los transistores MC como etapa cascode entre las fuentes de
corriente programable y el elemento translineal.
Otro aspecto importante de la arquitectura RDTC-C es que la PCAP se puede configurar junto con
el elemento translineal evitando que se añadan capacidades parásitas por las matrices de interruptores
y largas líneas de rutado. A continuación se hace una breve descripción de cada uno de los bloques
que contiene la RDTC-C
* Par diferencial con elementos translineales (HPTE). Bloque fundamental que realiza la com-
presión logaritmica y la expansión exponencial.
* Matrices de interruptores (SM). Seis matrices de interruptores, que permiten hacer la conexión
de los terminales de los dos elementos translineales TE1 y TE2 de la figura 6.17, y en caso que
sea necesario se pueden enrutar líneas de señal hacia otras filas o columnas.

bloques que conforman la RDTC-C, donde cada celda contiene quince registros.
* Fuentes de corriente programable (PCS). La RDTC-C contiene cinco fuentes de corriente pro-
gramable, cuatro de 6 bits dedicada específicamente para la calibración del elemento translineal,
y una fuente de 7 bits de propósito general con tres rangos diferentes de operación, de 0 a 10
nA, 1 µA y 100 µA.
* Fuentes de corriente programable (PCS) y espejo de corriente programable (PCM). La arqui-

tectura esta dotada de un módulo que se puede configurar como PCS de 7 bits o bien, como
PCM de 4 bits. La fuente de 7 bits es de propósito general con tres rangos diferentes, de 0 a
10 nA, 1 µA y 100 µA. La PCM de 4 bits puede cambiar el sentido a la corriente de la en-
trada, también puede tener corrientes en cualquier sentido a la entrada y generar corrientes de
cualquier sentido a la salida.
* Una capacidad programable (PCAP). La capacidad se ajusta en un rango de 1.25 a 2.5 pF

con una palabra de 7 bits, la cual es útil para implementar funciones con lazos translineales
dinámicos.
En la figura 6.18 se muestra el esqueleto del layout para la celda translineal reconfigurable RDTC-
C con el área necesaria para cada bloque que conforma esta celda. El área estimada es de 0.0469 mm2
y el aumento en área con respecto a la RTC es de un 29.1 %, con la ventaja de que esta arquitectura
mejora el comportamiento de los circuitos dinámicos y aprovecha de mejor manera el uso de los
recursos con los que cuenta.
La RDTC-C se puede configurar de distintas formas, además de tener la opción para calibrar los
elementos translineales. A continuación se enlistan las distintas formas en las que se puede configurar
la arquitectura.
1. Par diferencial de elementos translineales.
2. Par diferencial de elementos translineales con conexión tipo Enz-Punzenberger.
3. Elemento translineal simple.
4. Elementro translineal simple con conexión tipo Enz-Punzenberger.
5. Par diferencial de elementos translineales con fuentes de corriente polarizando los colectores
de T E1 y T E2 .
6. Par diferencial de elementos translineales con fuentes de corriente polarizando los colectores
de T E1 y T E2 y capacidad programable en la base de cualquier elemento translineal.
7. Par diferencial de elementos translineales con fuente de corriente en T E1 y espejo de corriente

en T E2
8. Par diferencial de elementos translineales con fuente de corriente en T E1 , espejo de corriente

en T E2 y capacidad programable en la base de cualquier elemento translineal.
En la tabla 6.4 se muestra el número de instancias necesarias para la arquitectura RDTC-C, te-
niendo como referencia la RTC. Como se puede apreciar, la arquitectura RDTC-C contiene aproxi-
madamente el doble de instancias que la RTC pero garantizando una mayor funcionalidad y robustez
en la arquitectura. Con respecto a la RDTC-A, la RDTC-C tiene un mayor número de instancias sin
comprometer área de silicio, proporcionando una mayor funcionalidad de la celda. Comparando la
RDTC-B junto con la RGC, la RDTC-C contiene el mismo número de instancias, ofreciendo una
mayor inmunidad a efectos no deseados.
y
x
data bus 8
regsel bus 15
REG REG REG REG

PCAP PCS1 PCS2 PCS-R
7 7 7 7
CTL 3
CTL CTL
PCAP PCS PCS_PCM
7-bit 7-bit 4
out in out
CAL_TE2C
SM_PCM
PCS_TE1
SM_PCM
PCS_TE2
PCM
in_north
in_west
SM
out
COL2
CTL PCAP_TE1
PCAP_TE2
CAL_TE2B
in_north
in_west
SM
out
GATE2
CAL_TE1C
CTL Vb
Vb
MC MC
in_north
in_west
SM
out
COL C C
CAL_TE2C
CTL
G G
in_north TE1 TE2
IB1 IB1
in_west
SM IB2 IB2
out
CAL_TE1C
E E
GATE
CAL_TE1B
CTL EN
TE M TD M TD
in_north PCS1 Sw_EMI

CTL
out
EP
/Sw_EMI
M EP
in_west
SM 6-bit 6
out
PCS3
CTL
EMI out
PCS1 6-bit
SM_PCM
CTL
out
6
/EP
CTL
6-bit
in_north 2
PCS2
in_west
CTL
out
SM SM_PCM
6-bit 2
PCM 4
CTL
8 8 8 8 8 8
8 4
8
REG REG REG REG REG REG REG REG REG REG REG
y COL2 GATE2 COL1 GATE1 EMI SM_PCM CONFMSB CONFLSB CAL1 CAL2 CAL3
x
data bus 8
regsel bus 15
Figura 6.17: Arquitectura de la celda translineal dual reconfigurable RDTC-C. La figura muestra los
bloques principales, como el par diferencial de elementos translineales, seis matrices de conmutación
(SM), cuatro fuentes de corriente programable de 6 bits (PCS 6 bits), dos fuentes programables de 7 bits
(PCS 7 bits), una capacidad programable (PCAP), quince registros de configuración (REG) y elementos
auxiliares. El espejo de corriente programable de 4 bits esta integrado en uno de los módulos de la PCS
de 7 bits, llamado PCS_PCM 7 bits.
6.5. Matriz analógica reconfigurable 103
SM_EMI SM_EMI
6-bit PCS TE 6-bit PCS

0.0019mm 2 0.0019mm 2
0.0011mm 2 0.0019mm 2 0.0011mm 2
SM_BASE
REG
REG 783um2
REG
PCAP SM_BASE
REG
6-bit PCS 6-bit PCS
TE
0.0017mm 2 783um2
0.0011mm 2
0.0019mm 2 0.0011mm 2
REG
REG SM_COL SM_COL
0.0019mm 2 0.0019mm 2
7-bit PCS / 4 bit PCM 7-bit PCS
0.0032mm 2 0.0032mm 2 REG
REG
Figura 6.18: Esqueleto del layout aproximado para la RDTC-C, estimando un área de la celda de 0.0469
mm2
6.5. Matriz analógica reconfigurable

En esta sección se analizan distintas formas de distribución de acuerdo con las arquitecturas vistas
en la sección anterior para las RDTCs, formando una matriz analógica reconfigurable (FPAA) al igual
que la ya vista en el capítulo tres. Para la evaluación se tomó como referencia el FPAA probado y
medido en el capítulo cinco, el cual consta de 25 celdas reconfigurables (RTCs). También se evalúan
las mejoras de las distintas arquitecturas, observando cual opción es la óptima para el FPAA.
6.5.1. Matriz analógica reconfigurable para las distintas arquitecturas

En la figura 6.19 se muestra la distribución de las celdas reconfigurables para la arquitectura
RDTC-A y la RDTC-C. Como se puede observar es una matriz de 5×5 con una distribución comple-
tamente escalable. En comparación con la FPAA que contiene la arquitectura original (RTC), la FPAA
con arquitectura RDTC-A tiene el doble de elementos translineales, aumentando la versatilidad para
implementar cualquier tipo de aplicación. En total la arquitectura RDTC-A puede configurar hasta 50
elementos translineales, con un coste del 29.7 % más en área con respecto a la arquitectura original.
Para la arquitectura RDTC-B se pensó en una distribución diferente con dos celdas reconfigu-
rables, una que contiene el elemento translineal y otra celda que contiene los bloques genéricos. la
figura 6.20 muestra la distribución con 25 celdas RDTC’s y 20 celdas genéricas RGC’s. El motivo por
el cual se escogió esta relación de celdas es con el fin de ahorrar área, pero contemplando todos los
casos hasta ahora analizados, manteniendo la simetría inherente del circuito a configurar, al colocar
todas las RDTCs juntas y en su periferia los módulos auxiliares . En comparación con la arquitectura
RDTC-A, esta arquitectura tiene a disposicion 20 celdas auxiliares que pueden ser configuradas como
PCS, PCM, PCAP o con la combinación de la PCS y PCAP o PCM y PCAP. El coste es de un 28.8 %
más en área que la arquitectura original.
RDTC RDTC RDTC RDTC RDTC
Figura 6.19: Distribución de la matriz con los bloques RDTC’s, ocupando un área estimada de 1.17
mm2 para la arquitectura RDTC-A y para la arquitectura RDTC-C una área estimada de 1.16 mm2 . La
diferencia de área esta dada por el bloque de la PCM que la RDTC-A utiliza y la RDTC-C integra en la
PCS de 7 bits y aprovecha el área para impelentar más registros y otros bloques auxiliares.
Sin embargo, esta arquitectura tiene dos puntos débiles, el primero es que es una arquitectura no
escalable, ya que al aumentar la matriz, los bloques RDTC’s crecen de forma cuadrática, mientras
que los bloques RGC’s lo hacen de forma lineal. Otro punto no favorable para esta arquitectura son
los parásitos que se generan al tener los bloques auxiliares separados del elemento translineal por
las lineas de rutado, no obstante, es una buena alternativa para circuitos estáticos y FPAA’s de baja
escala.
Una alternativa a esta arquitectura es la que se muestra en la figura 6.21, haciendo de ella una
arquitectura escalable, donde se alterna una columna de RDTC’s y otra de RGC’s. No obstante, sigue
teniendo el problema de efectos no deseados por el rutado entre el elemento translineal y la celda
genérica. Estos parásitos tienen mayor impacto cuando se configura una capacidad programable y
cuando se configura el elemento translineal con conexión Enz-Punzenberger, por la cantidad de inte-
rruptores que reconfiguran las celdas y el rutado. Otro factor que no es favorable a esta arquitectura
es el área, el coste es de un 42.7 % más que la arquitectura original.
Para el caso de la arquitectura RDTC-C, ya se ha indicado que se utilizó una distribución matricial
cuadrada totalmente escalable (figura 6.19). La ventaja, como ya se mencionó anteriormente en la
sección 6.4.1, es que esta arquitectura puede configurar al mismo tiempo cualquier bloque auxiliar
junto con el par diferencial de elementos translineales, lo cual hace que tenga menos parásitos entre
los bloques auxiliares y el elemento translineal. Otro punto favorable con el resto de arquitecturas,
es que la RDTC-C aprovecha la circuitería de la fuente programable de 7 bits para implementar la
PCM con 4 bits de programabilidad. El aumento en área es del 29.1 % con respecto a la arquitectura
original.
6.5.2. Mejoras de las distintas arquitecturas con respecto a la RTC

En la tabla 6.5 se muestran las áreas ocupadas para las distintas arquitecturas, dependiendo de la
aplicación configurada en el FPAA, así como la mejora obtenida para cada caso. Como se puede ver
en la tabla la arquitectura RDTC-B es la que mejor aprovecha el área para los casos en que se utilicen
más celdas translineales que celdas genéricas, pero tiene el problema de escalabilidad si se utiliza una
distribución como la de la figura 6.20. Si se usara una distribución como la de la figura 6.21 el proble-
6.5. Matriz analógica reconfigurable 105
RGC RGC RGC RGC RGC
RGC RDTC RDTC RDTC RDTC RDTC RGC
RGC RGC RGC RGC RGC
Figura 6.20: Distribución de la matriz con los bloques RDTC’s y en su periferia las celdas genéricas
RGC ocupando un área estimada de 1.16 mm2 .
RDTC RGC RDTC RGC RDTC RGC RDTC RGC RDTC RGC
Figura 6.21: Distribución de la matriz con los bloques RDTC’s y en su periferia las celdas genéricas
RGC ocupando un área estimada de 1.3 mm2 .
Tabla 6.5: Área utilizada para las distintas aplicaciones, tomando como referencia la RTC original. Las
áreas están representadas en 10−3 mm2 .
RTC RDTC-A RDTC-B RDTC-C
Applications Area Area Improvement Area Improvement Area Improvement
One-Quadrant Multiplier 180 140.1 1.28 78 2.31 93 1.93
Two-Quadrant Multiplier 252 186.8 1.35 104.2 2.42 139.5 1.8
Four-Quadrant Multiplier 504 373.6 1.35 208.4 2.42 279 1.8
Euclidean Operator 396 326.9 1.21 180.6 2.19 186 2.13

th
4 Order Filter 648 607.1 1.06 332 1.95 232.5 2.79
Tabla 6.6: Celdas utilizadas para las distintas aplicaciones con las arquitecturas propuestas, tomando
como referencia la RTC original.
RTC RDTC-A RDTC-B RDTC-C
Applications Cells Cells Cells Cells
One-Quadrant Multiplier 5 3 3 2
Two-Quadrant Multiplier 7 4 4 3
Four-Quadrant Multiplier 14 8 8 6
Euclidean Operator 11 7 7 4
th
4 Order Filter 18 13 13 5
ma estaría en el área que necesita la matriz analógica, asumiendo también los efectos no deseados que
se acarrean por tener las celdas separadas. Si observamos en la tabla, la arquitectura RDTC-C ofrece
una mejora aceptable, que aumenta cuando la cantidad de celdas auxiliares es la misma que celdas
de elementos translineales. Tal es el caso del filtro de 4to orden donde esta arquitectura aumenta la
utilización de recursos en un factor de 2.79 con respecto al área utilizada, mientras que la RDTC-B
aumenta a 1.95, en los dos casos tomando como referencia la RTC.
Visto de otra manera, por ejemplo para el filtro de 4to orden la RTC necesita 18 celdas de la
FPAA para llevar a cabo su implementación, la arquitectura RDTC-A necesita 13 celdas, la arqui-
tectura RDTC-B necesita 13 celdas y la arquitectura RDTC-C necesita sólo 5 celdas, aumentando
la funcionalidad de la matriz analógica, siendo ésta la mejor opción en cuanto eficiencia, robustez y
operatividad (ver tabla 6.6).
6.6. Resultados de simulación
En esta sección se presentan algunas simulaciones para corroborar el funcionamiento de la RDTC-

C para el caso específico del filtro de 4to orden, mostrando también una tabla sobre tiempos de simu-
lación para las aplicaciones presentadas en el capítulo anterior y mapeadas en la RDTC-C.
6.6. Resultados de simulación 107
6.6.1. Resultados de simulación de la RDTC-C
La figura 6.22 muestra el correcto funcionamiento del filtro pasa-bajos de 4to orden, donde la res-
puesta en frecuencia tiene una pendiente de aproximadamente 80 dB/dec. El gráfico muestra distintas
frecuencias de corte, que concuerdan con el valor teórico dado por la ecuación 5.10 para las corrientes
de polarización de: 1 nA, 10 nA y 100 nA. Para el caso donde la corriente de polarización es de 1
µA y 10 µA la pendiente es mucho más pronunciada, debido a un polo parásito interno dado por el
elemento translineal que se suma al polo dominante.
En la figura 6.23 se muestra la respuesta en frecuencia del mismo filtro pero con una corriente de
polarización de 800 nA. Como se puede observar hay tres curvas, la respuesta con la línea continua
representa la simulación con el elemento translineal descrito a alto nivel y las respuestas con línea
punteada, representan la simulación con el elemento translineal a nivel transistor, con capacidad de
compensación y sin capacidad de compensación en el circuito del elemento translineal (figura 3.1).
En el primer caso podemos ver que la respuesta sigue a la esperada, con una pendiente de 80 dB/dec
y aproximadamente a los 200 M Hz se encuentra el polo parásito dado por la configuración Enz-
Punzenberger, aumentando a 100 dB/dec la pendiente. Para el caso de la simulación con elemento
translineal a nivel transistor sin capacidad de compensación, presenta una respuesta que se aproxima
más a la respuesta teórica pero aun así vemos que se le suma un polo parásito a una frecuencia de 7
M Hz aproximadamente. En la simulación donde se considera el elemento translineal con capacidad
de compensación tenemos una respuesta más degradada con respecto a la respuesta teórica, donde
vemos que se le suma el efecto de la capacidad de compensación a una frecuencia de 3 M Hz, además
de introducir otros efectos de polos y ceros a frecuencias por arriba de 10 M Hz.
En el caso del filtro pasa bajas de cuarto orden, se puede polarizar hasta 300 nA, valor que
corresponde a una frecuencia de corte de 220 kHz para tener una respuesta sin efectos de polos
parásitos introducidos por el elemento translineal en al menos 50 dB.
En la figura 6.24 se presenta una comparativa de la respuesta en frecuencia del filtro de 4to orden
con distintas frecuencias de corte. Como se puede observar en la figura, los efectos parásitos en la RTC
(medida y simulada) afectan de manera significativa a la respuesta en frecuencia en todos los casos
con respecto a la respuesta teórica. La simulación de la RDTC-C corresponde de manera aceptable a
la respuesta teórica, observando el efecto de la capacidad de compensación del circuito del elemento
translineal para el caso de la corriente de polarizacón de 800 nA. En la tabla 6.7 se muestran las
frecuencias de corte para cada caso y para las distintas corrientes de polarización. Se puede observar
que la frecuencia de corte de la RTC concuerda con las medidas del filtro de 4to orden y la frecuencia
de corte de la RDTC-C concuerda de forma aceptable con la frecuencia de corte teórica.
Cabe mencionar que también se consideró la capacidad estimada por el rutado entre tres líneas,
para tener en cuenta las capacidades de acoplo, además de la propia capacidad parásita con el subs-
trato, contemplando que se utilizan cuatro líneas verticales y cuatro horizontales para el rutado de las
señales analógicas del FPAA. El valor de la capacidad parásita depende de cómo se haga el mapeo del
circuito. El impacto de esta capacidad puede ser considerable, además si se añaden las capacidades
parásitas por los interruptores de reconfiguración, esta capacidad puede aumentar unas decenas más.
En la figura 6.24 se puede apreciar este efecto comparando la respuesta de la RDTC-C y la respuesta
teórica. Ésta se estimó de acuerdo a la siguiente ecuación:
C = (W ∗ Ca + 2 ∗ Cf 1 + 2 ∗ Cc ) ∗ L (6.7)
donde C es la capacidad parásita, W es el ancho del conductor, L es la longitud del conductor, Ca es

la capacitancia por área, Cc es la capacidad de acoplamiento entre conductores y Cf 1 es la capacidad
lateral. El valor estimado de esta capacidad parásita es de 330 f F .
−10
−20
−30
Gain [dB]
−40
−50
−60
−70
2 3 4 5 6 7
10 10 10 10 10 10
Frenquency [Hz]
Figura 6.22: Respuesta en frecuencia del filtro pasa-bajas de cuarto orden empleando la celda RDTC-C
con diferentes frecuencias de corte. De izquierda a derecha la corriente de polarización es: 1 nA, 10 nA,
100 nA, 1 µA y 10 µA
−20
−40
−60
−80
Gain [dB]
−100
−120
−140
−160 High level translinear element response

Transistor level response with compensation capacitor in the TE circuit
−180 Transistor level response without compensation capacitor in the TE circuit
−200 4 5 6 7 8 9
10 10 10 10 10 10
Frequency [Hz]
Figura 6.23: Respuesta en frecuencia del filtro pasa-bajas de cuarto orden para una corriente de pola-
rización de 800 nA. Donde la línea continua es la respuesta con el elemento translineal descrito en alto
nivel y las líneas discontinuas representan la respuesta con el elemento translineal a nivel transistor con
capacidad de compensación y sin capacidad de compensación.
−5
−10
Measure at 10 nA
−15
Simulation with RTC
Gain [dB]
Simulation with RDTC

−20 Theoretical response
Measure at 122 nA
Simulation with RTC
−25
−30 Measure at 800 nA
Simulation with RTC
−35
−40 3 4 5 6 7
10 10 10 10 10
Frequency [Hz]
Figura 6.24: Respuesta en frecuencia del filtro de 4to orden, comparando la medida con la simulación de
la RTC y la RDTC. Las corrientes de polarización IU se fijaron a distintos valores, de izquierda a derecha
en: 10 nA, 122 nA y 800 nA, con una capacidad aproximada de 2.5 pF .
Tabla 6.7: Frecuencias de corte para el filtro pasa bajas de 4to orden
Bias Current Theoretical Cutoff RDTC Cutoff RTC Cutoff Measured Cutoff
Frequency Frequency Frequency Frequency
10 nA 7.3 kHz 6.4 kHz 2.6 kHz 2.6 kHz
122 nA 90 kHz 82 kHz 29 kHz 29 kHz
800 nA 590 kHz 580 kHz 300 kHz 260 kHz
Finalmente en la tabla 6.8 se presentan los resultados de tiempos de simulación tanto de la ar-
quitectura propuesta (RDTC) como de la arquitectura original (RTC), para las distintas aplicaciones.
Como se puede apreciar los tiempos de simulación de la RDTC disminuyen considerablemente res-
pecto a los tiempos obtenidos con la arquitectura original configurando la matriz de forma serie. Esta
variación está dada por la cantidad de celdas que se tienen que configurar en cada caso. La arquitec-
tura de la RDTC se vuelve más interesante ya que se podría extender a una matriz de gran escala con
tiempos de simulación relativamente cortos simulando aplicaciones más complejas.
6.7. Conclusiones
Debido a que la RTC presentaba un bajo rendimiento a la hora de configurar un circuito dinámico
y a la experiencia adquirida en el mapeado de aplicaciones, en este último capítulo se presentaron
nuevas propuestas para la optimización de la celda translineal reconfigurable tanto a nivel de circuito
como a nivel de arquitectura. La optimización circuital de la celda permitió aislar el efecto del polo
que genera la conexión Enz-Punzenberger en conjunto con los bloques auxiliares. Con respecto a la
arquitectura se estudiaron varios casos para minimizar los efectos no deseados que los interruptores
y las líneas de interconexión provocan, degradando la señal de interés. En la arquitectura elegida la
Tabla 6.8: Tiempos de simulación para distintas aplicaciones mostrando la arquitectura original (RTC) y
la arquitectura propuesta (RDTC-C).
Architecture 1 Architecture 2 Architecture 3
Applications TL HL TL HL TL HL
Two-Quadrant Multiplier 24’13” 5’8” 4’7” 1’5” 1’20” 51”
Four-Quadrant Multiplier 1h 33’ 32’ 4’10” 1’23” 2’44” 1’10”
4th Order Filter 1h 57’ 38” 4’38” 1’12” 1’13” 43”
TL.- Transistor-Level
HL.- High-Level
Architecture 1.- Original architecture (RTC)with serial configuration
Architecture 2.- Original architecture (RTC) with parallel configuration
Architecture 3.- Proposed architecture (RDTC-C)with parallel configuration
eficiencia en área y las prestaciones de los dispositivos se mejoraron al dotar de mayor funcionalidad a
la RDTC. El par diferencial de elementos translineales reduce el mismatch entre ellos y la posibilidad
de configurar el banco de capacidades programables y el par diferencial en la misma celda evita
largas líneas de interconexionado. Finalmente se presenta la comparativa de la mejora entre la RTC
y la RDTC-C, logrando una mayor funcionalidad y robustez tanto en circuitos estáticos como en
circuitos dinámicos.
REFERENCIAS 111
Referencias
[1] D. Fernández, J. Madrenas, P. Michalik y D. Kapusta. “A reconfigurable translinear cell architecture for
CMOS field-programmable analog arrays”. En Electronics, Circuits and Systems, 2008. ICECS 2008. 15th
IEEE International Conference on. 2008 aug., páginas 1034 –1037. doi:10.1109/ICECS.2008.4675033.
[2] M. Punzenberger y C.C. Enz. “A 1.2-V low-power BiCMOS class AB log-domain filter”. Solid-State
Circuits, IEEE Journal of, tomo 32, no 12, (1997), páginas 1968 –1978. ISSN 0018-9200. doi:10.1109/4.
643655.
[3] Behzad Razavi. Design of Analog CMOS Integrated Circuits. McGraw Hill, 2001.
Conclusiones y Trabajo Futuro
7
Contenido
7.1. Conclusiones y trabajo futuro . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
7.1. Conclusiones y trabajo futuro

A lo largo de esta tesis doctoral se han presentado técnicas de mejora de simulación, circuitos y
arquitecturas para el procesamiento de señal analógica en FPAA translineales. Tras analizar detalla-
damente un FPAA translineal previamente existente, modelarlo en alto nivel para acelerar su tiempo
de simulación, mapear y obtener medidas experimentales de distintas aplicaciones, se culmina este
trabajo proponiendo distintas arquitecturas mejoradas que ofrecen un mayor rendimiento. Se consi-
gue con la propuesta final reducir los efectos no deseados inducidos por los elementos externos que
conforman la celda translineal y por el mismatch.
Partiendo de una metodología bottom-up se validó mediante modelos de alto nivel (descritos
en verilog-A) una propuesta de elemento translineal, de celda reconfigurable y en general del FPAA
mostrado en el capítulo tres. Con los modelos propuestos en el capítulo cuatro se puede concluir que el
modelado de alto nivel permite una reducción de tiempos de simulación importante, identificando así
los bloques críticos y las deficiencias de la arquitectura. Con las medidas presentadas en el capítulo
cinco, se puede concluir que el FPAA tiene un buen rendimiento al momento de mapear circuitos
estáticos. No obstante, se detectaron algunas limitaciones al implementar circuitos dinámicos, razón
por la cual se realizó una optimización de la celda translineal, presentando así en el capítulo seis
nuevas propuestas de la arquitectura de la RTC, de las cuales la que mayores prestaciones ofrece
es la última versión, la RDTC-C, permitiendo aislar el efecto del polo que genera la conexión Enz-
Punzenberger en conjunto con los bloques auxiliares y logrando una mayor funcionalidad y robustez
tanto en circuitos estáticos como en circuitos dinámicos.
La principal aportación está en torno a la optimización del la celda translineal, minimizando
el mismatch entre elementos translineales al implementar en cada celda un par diferencial de TEs.
También se implementaron nuevas mejoras en la RTC para aumentar el desempeño inherente de los
circuitos dinámicos, teniendo así una programación de filtros más precisa debido al aislamiento de
las capacidades parásitas y un offset en continua casi nulo gracias a la degeneración de fuente/emisor.
114 Conclusiones y Trabajo Futuro
Tabla 7.1: Tabla comparativa I. Las áreas están representadas en 10−3 mm2
Original architecture (RTC) Proposed architecture (RDTC-C)
Applications Cells Area Cells Area Area reduction
One-Quadrant Multiplier 5 180 2 93 48.3 %
Two-Quadrant Multiplier 7 252 3 139.5 44.6 %
Four-Quadrant Multiplier 14 504 6 279 44.6 %
Euclidean distance operator 11 396 4 186 46.9 %
4th Order Filter 18 648 5 232.5 64.1 %
Tabla 7.2: Tabla comparativa II

Schlottmann et al. Original architecture Proposed architecture
Process 0.35 µm CMOS 0.35 µm CMOS 0.35 µm CMOS
Die Size 9 mm2 0.92 mm2 1.16 mm2
Power Supply 2.4 V 3.3 V 3.3 V
Number of CABs 18 25 25
No of T.L Elements 272 25 50
Largest order filter 17th 4th 24th
Bandwidth 200 KHz (measured) 20 M Hz (measured) –
Current Range 1 nA - 1 µA 1 nA - 10 µA 1 nA - 10 µA
Con la nueva arquitectura propuesta se tiene una mejor funcionalidad del FPAA, teniendo disponibles
50 elementos translineales conformados dentro de las 25 celdas reconfigurables, aprovechando al
máximo la reutilización de los bloques auxiliares, estimando un área de silicio del 29.1 % más que la
arquitectura original.
En la tabla 7.1 se muestra una comparativa de las celdas necesarias para implementar las apli-
caciones ya analizadas entre las dos arquitecturas. En esta tabla se puede apreciar que, en el mejor
caso, para el filtro de 4to orden en la arquitectura original son necesarias 18 celdas reconfigurables
(10 como elementos translineales y 8 como fuentes de corriente con capacidad programable). Con la
arquitectura propuesta solo son necesarias 5 celdas reconfigurables puesto que las celdas auxiliares
pueden ser utilizadas en la misma celda reconfigurable cuando ésta es configurada como elemen-
to translineal. Esto implica una reducción de área del 64.1 %. En general el área se puede reducir
aproximadamente al 50 % o, análogamente, se puede duplicar la funcionalidad.
El cuadro 7.2 presentado por Schlottmann et al en [11] (capítulo 1) , hace una comparativa del
FPAA con la arquitectura original de la que parte esta tesis con el FPAA de gran escala que se desarro-
lló en [11]. La principal desventaja del FPAA de Scholottmann es que utiliza transistores de puertas
flotantes, que presentan dificultades importantes de programación al requerir tensiones elevadas, ba-
jas frecuencias de funcionamiento al operar con elementos translineales basados en inversión débil
y nulas garantías de escalabilidad al aparecer cada vez mayores corrientes de puerta en tecnologías
nanométricas. Una ventaja de la arquitectura propuesta, además de la reducción del área ocupada es la
funcionalidad, ya que con 50 elementos translineales y a disposición de cualquier bloque auxiliar en
la misma celda, se pueden implementar un gran número de aplicaciones, tanto de circuitos estáticos
como de circuitos dinámicos con prestaciones mejoradas.
Como trabajo futuro queda el análisis detallado de la degeneración de fuente/emisor, para poder
7.1. Conclusiones y trabajo futuro 115
elegir entre linealidad o rango dinámico, en la característica del elemento translineal, dependiendo de
la aplicación implementada. También el desarrollo del layout de la arquitectura propuesta, así como
la fabricacion y la medición física del nuevo FPAA. A la vista de la eventual comercialización de este
dispositivo, se debería desarrollar un entorno de programación hardware/software que simplificara
la configuración al usuario final. Otro aspecto a tener en cuenta sería el escalado del FPAA, que
requeriría de un enrutado más complejo para la implementación de aplicaciones que así lo requieran.
Apéndice A
A
Contenido
A.0.1. Bits de configuración de los módulos de entrada/salida del FPAA . . . . . 117
A.0.2. Bits de configuración de la celda translineal reconfigurable RTC . . . . . . 121
A.0.3. Método de calibración del elemento translineal . . . . . . . . . . . . . . . 124
A.0.4. Configuración del FPAA . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
En este apartado se presenta como está constitutido el FPAA Furious I. En la figura A.1 se muestra
la fotografía del chip con la señalización de algunos pads el cual contiene 84 pads de los cuales solo
37 han sido utilizados para el FPAA. La distribución de estos pads es la siguiente:
* 10 pads configurables como entrada/salida.
* 7 pads para polarizacón del chip.
* 4 pads de entrada para la configuración del FPAA (CLK, DAT A, W E y RESET ).
* 2 pads para calibrar el elemento translineal.
* 14 pads de polarizaciones internas.
En la tabla A.1 se muestran cada uno de los pads utilizados en el chip y la etiqueta asociada. El
FPAA contiene un bloque de programación, que utiliza cuatro lineas digitales (CLK, DAT A, W E y
RESET ) para su configuración. El CLK es la señal de reloj que habilita al registro de desplazamiento
del convertidor serie/paralelo para cargarse con el valor de DATA (bus de 27 líneas digitales). La
señal de WE al activarse indica que la carga del registro de desplazamiento ha terminado y procede a
actualizar el valor en la celda. La señal de RESET programa todos los registros del FPAA a un valor
seguro por defecto.
A.0.1. Bits de configuración de los módulos de entrada/salida del FPAA

Los pads de entrada/salida están ubicados en la periferia del costado izquierdo y parte inferior
de la matriz analógica reconfigurable. Cabe mencionar que estos pads están direccionados al primer
118 Apéndice A
Tabla A.1: Pads de Furious I.

PIN-CHIP NAME-PIN
1 VSSA2
2 R1
3 bias P
4 R2
5 bias N
6 R3
7 bias CS
8 R4
9 b64n_X1e2
10 b800n
13 b6400n
14 cal10n_X1e2
15 cal80n_X1e2
16 b80p_X1e4
17 C1_3700n
18 C4
19 C2_3850n
20 C3
21 b8n_X1e2
23 b640p_X1e4
24 C2
25 Offset
26 VG
27 C1
28 IC
29 C0
30 VSSA1
31 VDDA1
76 RST
77 WE
78 CLK
79 DATA
80 VSSP
81 VDDP
82 PSUB
83 VDDA2
84 R0
renglón o columna del bus de señal analógica, el cual esta compuesto por 4 lineas horizontales y 4
verticales.
Para configurar estos módulos se utilizan 27 bits, de los cuales 12 bits se encargan de seleccionar
la celda a reconfigurar, 7 seleccionan el registro de configuración, 2 bits no importa su estado para la
configuración de los bloques E/S y finalmente 6 bits configuran los pads de entrada/salida.
En la figura A.2 se muestra la distribución de los 27 bits, indicando la configuración de cada bit.
Nótece que el bit 0 habilita o deshabilita la selección de las columnas (I/O Cell[5][0]-I/O Cell[5][4]).
119
Figura A.1: Fotografía del chip Furious I.
De igual manera el bit 6 permite habilitar o deshabilitar la selección de los renglones (I/O Cell[0][5]-
I/O Cell[4][5]).
Dado que en la configuración de los pads de entrada/salida solo es necesario utilizar un registro,
de los bits 12 al 18 solo se habilita el bit 18 con lógica negada, dejando el resto de ellos deshabilitados
con unos. Los bits 19 y 20 no importa su estado ya que estos no son utilizados para los bloques de
entrada/salida. Finalmente los bits 21 al 26 configuran el pad de entrada/salida como:
* IV. Convertidor de corriente tensión (bit 26).
* VI. Convertidor de tensión corriente (bit 25).
* PT. Puerta de transmisión (bit 24).
* CS. Fuente de corriente (bit 23).
* BI. Buffer de entrada (bit 22).
* BO. Buffer de salida (bit 21).
En la figura A.3 se presenta un ejemplo para la configuración de un pad de entrada/salida, utilizado

como convertidor de corriente tensión y ubicado en la posición [5][3](renglón/columna). Se puede
observar como el bit cero habilita las columnas del pad de entrada/salida. El bit 18 habilita el registro
de datos y el bit 27 selecciona el modo de operación del pad, en este caso como convertidor de
corriente tensión.
Dado que el FPAA procesa los datos de forma serie, cada bits es procesado por un registro de
corrimiento, desplazando en este caso el bit 0 al bit 27.
120 Apéndice A
Enable/Disable Column
Enable/Disable Row
I/O Cell [5][0]
I/O Cell [5][1]
I/O Cell [5][2]
I/O Cell [5][3]
I/O Cell [5][4]
I/O Cell [0][5]

I/O Cell [1][5]
I/O Cell [2][5]
I/O Cell [3][5]
I/O Cell [4][5]
IV VI PT CS BI BO X X 0 1 1 1 1 1 1
(Bits 19-26)
Selection bits of registers Column Row
(Bits 12-18)
Selection bits of cells (Bits 0-11)
Figura A.2: Bits de configuración de las celdas de entrada/salida.
Enable/Disable Column
Enable/Disable Row
I/O Cell [5][0]
I/O Cell [5][1]
I/O Cell [5][2]
I/O Cell [5][3]
I/O Cell [5][4]
I/O Cell [0][5]

I/O Cell [1][5]
I/O Cell [2][5]
I/O Cell [3][5]
I/O Cell [4][5]
1 0 0 0 0 0 X X 0 1 1 1 1 1 1 0 0 0 1 0 0 0 0 0 0 0 1
IV VI PT CS BI BO
Selection bits of registers Column Row
(Bits 19-26) (Bits 12-18)
Figura A.3: Ejemplo de configuración de los pads de entrada/salida.

121
A.0.2. Bits de configuración de la celda translineal reconfigurable RTC

De igual manera que los módulos de entrada/salida, la RTC se configura por medio de los 27 bits
que contiene la línea digital DATA. Los primeros 12 bits se encargan de seleccionar la RTC que se
desea configurar, los siguientes 7 bits seleccionan el registro de configuración y finalmente los 8 bits
restantes contiene el dato a configurar en la RTC, dependiendo del registro de configuración.
En la figura A.4 se muestra la distribución de los 27 bits, indicando la configuración de cada bit.
los bits 1 al 5 seleccionan el renglón y los bits 7 al 11 seleccionan la columna, permitiendo el direc-
cionamiento a cualquier RTC de la matriz. Se puede observar que ahora el bit 0 y el bit 6 permanecen
deshabilitados. Los bits 12 al 18 proporcionan la selección de los 7 registros de configuración y los
bits 19 al 26 contienen el dato de cada registro.
A continuación se listan los registros de configuración:
* Reg.PCS. Registro que configura la fuente de corriente programable de 7 bits (ver figura A.5).
* Reg.COL. Registro que direcciona el colector del elemento translineal a cualquiera de las 4
lineas horizontales o verticales del bus de señal analógica (ver figura A.6).
* Reg.BASE. Registro que direcciona la base del elemento translineal a cualquiera de las 4 lineas
horizontales o verticales del bus de señal analógica (ver figura A.6).
* Reg.EMI. Registro que direcciona el emisor del elemento translineal a cualquiera de las 4 lineas
horizontales o verticales del bus de señal analógica (ver figura A.6).
* Reg.CAL. Registro que configura la fuente de corriente programable de 6 bits (ver figura A.7).
* Reg.conf.LSB. Registro que configura la RTC en las diferentes formas (ver figura A.8).
* Reg.conf.MSB. Registro que configura la RTC en las diferentes formas (ver figura A.9).
La RTC se puede configurar de siete formas diferentes, las cuales son:
1. Elemento translineal, bit 21 del registro Reg.conf.MSB.
2. Elemento translineal, con conexión tipo Enz-Punzenberger bits 21 del registro Reg.conf.MSB
y 27 del registro Reg.conf.MSB.
3. Fuente de corriente, bit 22 o 23 del registro Reg.conf.MSB.
4. Fuente de corriente con capacidad programable, bits 22 o 23 del registro Reg.conf.MSB y bit
24 del registro Reg.conf.MSB.
5. Espejo de corriente, bits 25 o 26 (corriente de entrada) del registro Reg.conf.MSB y 21 o 22
(corriente de salida) del registro Reg.conf.LSB.
6. Espejo de corriente con capacidad programable.
7. Capacidad programable, bit 24 del registro Reg.conf.MSB.
La PCS de 6 bits sólo opera como fuente de corriente de calibración del elemento translineal,
en un rango de 3.8 µA a 4.2 µA. Cabe mencionar que la fuente de corriente programable de 7 bits
opera como fuente de calibración por default (habilitando el modo con el bit 21, TE del registro
reg.conf.MSB) en un rango de 3.7-4.3 µA cuando la RTC se configura como elemento translineal.
Para habilitar la PCS de 7 bits como fuente de corriente genérica, se deshabilita el bit 21 (TE) del
registro reg.conf.MSB y se habilita el bit 22 o 23 (dependiendo de la salida N o P) del registro
reg.conf.MSB. En este caso la PCS se puede configurar para tres rangos, los cuales se configuran por
medio de los bits 19 y 20 del registro Reg.Cal y el 19 del registro Reg.conf.MSB. Los rangos son:
122 Apéndice A
Reg. conf. MSB

Reg. conf. LSB
Reg. BASE
RTC [4][0]
RTC [4][1]
RTC [4][2]
RTC [4][3]
RTC [4][4]
RTC [0][4]
RTC [1][4]
RTC [2][4]
RTC [3][4]
RTC [4][4]
Reg. PCS
Reg. COL
Reg. CAL
Reg. EMI
0 0
Data Selection bits of registers Column Row

(Bits 19-26) (Bits 12-18)
Figura A.4: Bits de configuración de la celda translineal reconfigurable.
Reg. conf. MSB

Reg. conf. LSB
Reg. BASE
Reg. PCS
Reg. COL
Reg. CAL
Reg. EMI
X 0 1 1 1 1 1 1 0 0

(Bits 19-26) (Bits 12-18)
Figura A.5: Bits de configuración de la fuente de corriente programable de 7 bits.
- de 0 a 10 nA, el cual se habilita con el bit 19 del regsitro Reg.conf.MSB.
- de 0 a 1 µA, el cual se habilita con el bit 20 del registro Reg.Cal.
- de 0 a 100 µA, el cual se habilita con el bit 19 del registro Reg.Cal.
La salida del espejo de corriente programable se habilita con el bit 21 o 22 (salida N o P) del
registro Reg.conf.LSB y la entrada con el bit 26 o 27 (entrada N o P) del registro de configuracion
reg.conf.MSB. La PCM utiliza 5 bits para seleccionar el peso de la razón. Estos bits son reutilizados
del registro de configuración de la PCS ya que estos dos módulos no pueden operar en una misma
celda al mismo tiempo. Los bits reutilizados son del 27 al 23 del registro Reg.PCS. La razón de peso
son las siguientes:
- 3:1, el cual se habilita con el bit 23 del registro Reg.Cal.
- 1/2:1, el cual se habilita con el bit 26 del registro Reg.Cal.
- 1/3:1, el cual se habilita con el bit 27 del registro Reg.Cal.
La capacidad programable se configura con el bit 24 del registro Reg.conf.MSB, reutilizando los
bits del registro reg.BASE para configurar el peso de la capacidad con 7 bits en un rango de 1,25 pA
a 2,5 pA.
123
Reg. conf. MSB

Reg. conf. LSB
Reg. BASE
Reg. PCS
Reg. COL
Reg. CAL
Reg. EMI
1 0 1 1 1 1 1 0 0
Column Row Selection bits of registers Column Row

(Bits 12-18)
Addressing bus (Bits 19-26) Selection bits of cells (Bits 0-11)
Figura A.6: Bits de configuración del colector del elemento translineal.
Reg. conf. MSB

Reg. conf. LSB
Reg. BASE
Reg. COL
Reg. PCS
Reg. CAL
Reg. EMI
X X 1 1 1 1 0 1 1 0 0
Figura A.7: Bits de configuración de la fuente programable de 6 bits.

Reg. conf. MSB
Reg. conf. LSB
Reg. BASE
Reg. PCS
Reg. COL
PCMNout
Reg. CAL
PCMPout
Reg. EMI
Cal_C
Cal_B
Diodo
EP
X X 1 1 1 1 1 0 1 0 0

(Bits 19-26) (Bits 12-18)
Figura A.8: Bits que reconfiguran la RTC Reg.conf.LSB.

Reg. conf. MSB
Reg. conf. LSB
0-10nA PCS 7
Reg. BASE
Reg. PCS
Reg. COL
Reg. CAL
Reg. EMI
PCMNin
PCMPin
PCSN
PCAP
PCSP
TE
X 1 1 1 1 1 1 0 0 0

(Bits 19-26) (Bits 12-18)
Figura A.9: Bits que reconfiguran la RTC Reg.conf.MSB.

124 Apéndice A
Tabla A.2: Corrientes de polarización para las fuentes de corriente programables de 6 y 7 bits.
PIN-CHIP PIN-PCB NAME-PIN BIAS-CURRENT
3 9 BIAS_P 50 µA
5 10 BIAS_N 50 µA
7 11 BIAS_CS 50 µA
9 12 B64n_X1e2 6.4 µA
10 13 B800n 800 nA
13 8 B6400n 6.4 µA
14 7 CAL10n_X1e2 1 µA
15 6 CAL80n_X1e2 8 µA
16 5 B80p_X1e4 800 nA
17 4 C1_3700n 3.7 µA
19 3 C2_3850n 3.85 µA
21 2 B8_X1e2 800 nA
23 1 B640p_X1e4 6.4 µA
A.0.3. Método de calibración del elemento translineal

El elemento translineal consta de 5 terminales, de las cuales dos están dedicadas a las corrientes
de calibración IB1 e IB2 . La figura 4.1 muestra el símbolo del elemento translineal de 5 terminales.
Para realizar la calibración del elemento translineal, primeramente, hay que ajustar cada uno de
los niveles de corriente que se presentan en el cuadro A.2. Esto con el motivo de fijar la corriente de
polarización de cada una de las fuentes programables de corriente.
Una vez ajustados estos niveles de corriente de polarización, el paso siguiente es ajustar las co-
rrientes de polarización IB1 e IB2 del elemento translineal para cada una de las celdas translineales.
Estas corrientes de polarización son las que ajustan la curva característica a un punto de operación
dado para cada elemento translineal que contiene el FPAA.
El FPAA contiene 25 celdas translineales reconfigurables y como ya se mencionó anteriormente
la calibración de cada una de las celdas se hace por medio de dos fuentes de corrientes programables,
una de 6 bits y otra de 7 bits. IB1 es ajustada por medio de la fuente programable de 6 bits y ésta
tiene un impacto sobre toda la curva (región exponencial y distorsión). La corriente IB2 es ajustada
por medio de la fuente programable de 7 bits y ésta ajusta solo la región de distorsión.
El método de calibración se hace ajustando dos puntos de la curva característica de DC, uno para
la región exponencial por medio de IB1 y otro para la región de distorsión por medio de IB2 . En la
figura A.10 se puede apreciar claramente tanto la región de distorisión como la región exponencial de
la curva característica.
En los siguientes pasos se hace la descripción del proceso de calibración:
1. Fijar un punto de operación para la región exponencial en el cual coincidan los 25 elementos
translineales que conforman el FPAA.
2. Obtener las corrientes correspondientes a ese punto de operación configurando los 6 bits de IB1
en 0’s.
3. Identificar el elemento translineal del FPAA con la corriente de colector más baja y tomarla
como referencia.
4. Ajustar la corriente de colector del resto de celdas (IB1 6-bits) a la corriente identificada en el
punto anterior.
125
gion
on Re
ti
Distor
n
gio
Re
al
nti
ne
po
Ex
Figura A.10: Respuesta característica en DC del elemento translineal.
5. Una vez ajustadas estas corrientes para la región exponencial por medio de IB1 , se hace lo
mismo para la región de distorsión, fijando primeramente un punto de operación en esta región.
6. De igual manera se obtienen las corrientes correspondientes al punto de operación, ahora con-
figurando los 7 bits de IB2 en 0’s.
7. Se identifica la celda translineal con la corriente de colector más baja y se toma como referencia.
8. Con esta corriente de referencia se ajustan las celdas restantes por medio de IB2 (7-bits).
Ajustando la curva con estos dos puntos es más que suficiente para tener los 25 elementos transli-
neales calibrados dando como resultado la figura A.11, teniendo una mayor dispersión en la región de
distorsión y para corrientes en el orden de los pA. Una vez calibrado el elemento translineal, la disper-
sión de las 25 celdas translineales disminuye en un factor de 10 con respecto a las celdas translineales
sin calibrar.
En el siguiente apartado se muestra como se configura el FPAA, una vez sintetizada la aplicación
deseada (archivo *.bit). De igual manera para la calibración del elemento translineal se configura el
FPAA como tal, para su correspondiente calibración.
A.0.4. Configuración del FPAA

Como paso previo para configurar el FPAA, hay que configurar el FPGA con alguna aplicación
específica. Existen ya algunos ejemplos, tales como multiplicadores de uno, dos y cuatro cuadrantes,
filtros pasa-bajas de uno y cuarto orden para distintas frecuencias de corte y un operador de distancia
Euclídea que pueden ser utilizados a manera de ejemplo.
En los siguientes puntos se describe el proceso de configuración del FPAA:
1. Una vez abierto el programa Digilent-Export se inicializa la cadena dando click en Initialize
Chain para reconocer el FPGA.
126 Apéndice A
Figura A.11: Dispersión de la respuesta característica del elemento translineal.
Tabla A.3: Distribución de las señales de entrada/salida en el FPAA para las distintas aplicaciones
−
Applications +
IX IX IY+ IY− +
IOU T
−
IOU T Vref
One-Quadrant multiplier C0 – C2 – C3 – R0
Two-Quadrant multiplier C0 – C1 C2 C3 C4 R0
Four-Quadrant multiplier C0 R2 C1,R4 R3,R1 C3 C4 R0,C2
Euclidean distance operator C0,C1 – C2,C3 – C4 – R0
Log-domain filter C0 – – – C4 – R1,R3
2. Cargar uno de los ejemplos (archivo ∗.bit) en el Digilent-Export para configurarlo en el FPGA
(spartan-3).
3. Una vez cargado el archivo, simplemente se programa el FPGA haciendo click en Program
Chain. Ver figura A.12.
Con el FPGA programado, el paso siguiente es configurar el FPAA, el cual dependerá de la

aplicación que se quiera programar. Para el caso del multiplicador de cuatro y dos cuadrantes se ne-
cesitan señales complementarias de entrada (desfasadas 180◦ ). Para estos casos se utilizó el integrado
AD8138, uno para la entrada Va y otro para Vb , el cual entrega a la salida del integrado Va y nVa o Vb
y nVb respectivamente, distribuyendo la señal sobre los conectores C0-C4 y R0-R4. Ver figura A.13.
Para los casos que no sea necesaria la señal complementaria basta con distribuir la señal directamente
sobre los conectores Va o Vb.
4. Configurar el PCB del FPAA con las señales correspondientes a cada celda de entrada/salida
para la aplicación seleccionada.
En el cuadro A.3 se detalla la distribución de los bloques de entrada/salida para las distintas
aplicaciones. Esta distribución corresponde a cada aplicación mostrada en las figuras ( 5.3, 5.6, 5.9,
5.13, y 5.18).
Finalmente para un mejor entendimiento de la PCB en las figuras A.14 y A.15 se muestra el
esquemático del FPAA.
127
Figura A.12: Ventana principal de Digilent Export, el cual se encarga de realizar la síntesis de la confi-
guración del FPAA
128 Apéndice A
Figura A.13: PCB del FPAA mostrando los contactos de reconfiguración de los bloques de entrada/salida.
assembly, scale = 1:1.000

a/Archivos/PCBs/gaf/Furious-1C/furious.pcb
129
LM317 U102
vddr
U105
vddr
U106
vddr
CONN101
vddr
Vdd 6 8
R158
3 2 vddr V+ OFFSET 2 8
R159
Vin Vout 7 V+
1 1 vref
5 V−
10K
100n 10u 10u 100n 4 100n 3 V−
10K
2 Adjust 2 4 100n
C117
C118
C119
C120
C115
2
R156
100n
C123
240
100n
C114
J119
1
C122
J118
J120
2
1
5K
J121
vref C1
1
1
J122
vref C2
1
J123
vref C3
vddr
C0
1
R157
J124
vref C4
1
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
J125
R125
vref R0
4.7K
1
J126
FURIOS−I vref R1
CONN102
1
J127
vref R2
1
1 vref R3
1
vref R4
2 75 53
10K
T111
100
1
3 76 52
R127
RST
J113
77 51
C109
100n 4 WE R143
vddr
R126
5 78 50
10K
CLK
R128
vddr
10K
6 79 49 U103
DATA 1K
2 8
7 80 VSSP 48 V+
1
8 81 47 R142 3
VDDP V−
vddr
4
10K
R141
82 PSUB 46
10K
1
2
R130
83 45
J114
VDDA2
vddr
C110
100n R0 84 44
T106 R0 R0
R131
R129
10K
6.8K
1 VSSA2
FURIOS−I 43
R140
2 2 2 2 2 2 2 2 2 2
100K
R1 2 42
T107 R1 J101
J128
J129
J130
J131
J132
J133
J134
J135
J136
3 biasP 41
U101 1 1 1 1 1 1 1 1 1 1
10K
R2 4 40
T108 R2
1
2
R133
5 39
J115
biasN
C111
R3
vddr
6 R3 38 C0 C1 C2 C3 C4 R0 R1 R2 R3 R4
T109
R132
T112
4.7K
7 37 R147
R134
100n biasCS
15K
R4 8 36
T110 R4
9 b64n_X1e2 35 100
vddr
10 b800n 34 U103
1K
10K
Cal10n_X1e2
Cal80n_X1e2
b640p_X1e4
11 33 6
b80p_X1e4
8
1
C1_3700n
C2_3850n
b8n_X1e2
V+
R121
R136
OFFSET
7
J116
b6400n
VDDA1
VSSA1
R146
C112
5 V−
vddr
VG
4
C4
C3
C2
C1
C0
IC
R120
R135
R145
6.8K
10K
R137
100n
22K
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
VG
C4
C3
C2
C1
2 2 2 2 2 2 2 2 2 2
R144
C0
100K
vddr
T116
10K
OFFSET
J102
J137
J138
J139
J140
J141
J142
J143
J144
J145
1
2
R139
J117
1 1 1 1 1 1 1 1 1 1
T105
T104
T102
T101
C113
T103
R138
R155
6.8K
vddr
vddr
100n
R1
1
C0 C1 C2 C3 C4 R0 R1 R2 R3 R4
Figura A.14: Esquemático del PCB (parte superior).

130 Apéndice A
VG
C4
C3
C2
C1
2 2 2 2 2 2 2 2 2 2
R144
C0
100K
vddr
T116
10K
OFFSET
J102
J137
J138
J139
J140
J141
J142
J143
J144
J145
1
2
R139
J117
T105 1 1 1 1 1 1 1 1 1 1
T104
T102
T101
C113
T103
R138
R155
6.8K
vddr
vddr
100n
R113
15K
R101
C0 C1 C2 C3 C4 R0 R1 R2 R3 R4
100K
6.8K
T113
100
T117
vddr
U104
1k
6 8 R151
V+
10K
10K
7
2
1
R154 T114
v1 5
R115
R103
V−
vddr
4 U105
1K
J112
J105
2
C108
C101
100n
vddr
vddr
2
VG
8
V+
R102
100k 1
J104
R114
1K
R150
1K
R116
100n
R104
3
J155
12K
10K
V−
4
2
1
J156
C0
R149
C116
100n
10K
2
R152
J157
C1
2
1
J158
C2
PAGE
FILE:
TITLE
1
J159
C3
vddr
U104
10K
10K
vddr
R153
1
J160
C4
v1
2 2 2 2 2 2 2 2 2 2
R148
2
2
1
J162
FURIOUS−I: Placa de test para el FPAA translineal
R0
R118
R106
100K
8
V+ J103 J147 J149 J151J153
vddr
vddr
10K
1
2
1
J163
J111
J106
furious−1a/fpaa−pcb.sch
R1 J154
C107
C102
100n J146 J148

vddr
3
2
1
J164
V− R2 J150 J152
R119
R117
R105
4 R107
2
1
1
R3
15K
10K
10K
2.2K
100n 1 1 1 1 1 1 1 1 1 1
2
R4
C121
100n
OF
C0 C1 C2 C3 C4 R0 R1 R2 R3 R4
10K
10K
2
100n
499 Vnega
C131
R121
R109
vddr
T118
100n
499
J110
J107
Vnegb
T119
C130
C106
C103
1
vddr
R163
vddr
vddr
49.9
R167
R166
10K
R120
R108
R172
6.8K
15K
49.9
R176
R175
10K
R122
100n 100n
R110
vddr
499
10K
2.2K
3
U108
vddr 8 5
499
3
2
DRAWN BY:
REVISION:
U107
8 5 R160
2 1 4
100n
R169
R161
C124
1 4
10K
10K
49.9
2
10K
100n
R170
6
49.9
R124
R112
49.9
C125
R168
10K
R162
J109
J108
499
R164
C105
C104
523
49.9
R177
Luis Martinez
1.2
R171
499
R173
R123
R111
523
10K
15K
C129
100n 100n R165 Vposa
R174 Vposb
20p
Vnegb Vposb Vnega Vposa

2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2
20p
J165 J167 J169 J171J173 J175 J177 J179 J181J183 20p 20p J185 J187 J189 J191J193 J195 J197 J199 J201J203
C126
J174 J184 J194 J204

C128
C127
J166 J168 J176 J178 J186 J188 J196 J198

J170 J172 J180 J182 J190 J192 J200 J202
1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
C0 C1 C2 C3 C4 R0 R1 R2 R3 R4 C0 C1 C2 C3 C4 R0 R1 R2 R3 R4 C0 C1 C2 C3 C4 R0 R1 R2 R3 R4 C0 C1 C2 C3 C4 R0 R1 R2 R3 R4
Figura A.15: Esquemático del PCB (parte inferior).

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2.1. Arquitectura general de los FPAA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

3.1. Esquemático del elemento translineal de alta precisión HPTE . . . . . . . . . . . . . . . 30

5.4. Medidas y simulación del multiplicador translineal de un cuadrante implementado en el

A.1. Fotografía del chip Furious I. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

2.1. FPAAs Comerciales y no comerciales. . . . . . . . . . . . . . . . . . . . . . . . . . 5

6.1. Geometrías en µm para las mejoras agregadas a la celda translineal utilizando el

A.1. Pads de Furious I. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

AMS Analog/Mixed-Signal. Sistemas de señal mixta o analógica.

ASIC Aplication Specific Integrated Circuits. Circuitos integrados para aplicaciones

CAB Configurable Analog Block. Bloque analógico configurable.

CAD Computer Aided Design. Diseño asistido por ordenador.

FPAA Field Programmable Analog Array. Equivalente analógico de un FPGA.

HDL Hardware Description Languaje. Lenguaje de descripción de hardware

HBTE High-Bandwidth Translinear Element. Elemento translineal de alto ancho de banda.

HPTE High-Precision Translinear Element. Elemento translineal de alta precisión.

MOS Metal Oxide Semiconductor

OTA Operational Transconductance Amplifier, Amplificador operacional de

PCAP Programmable Capacitor. Capacidad programable. Capacidad ajustable por medio de

PCM Programmable Current Mirror. Espejo de corriente programable. Corriente escalable

PCS Programmable Current Source. Fuente de corriente programable. Corriente ajustable

REG Configuration Register.Registro de configuración. Memoria SRAM que almacena el

RTC Reconfigurable Translinear Cell.Celda translineal reconfigurable. Celda que contiene el

SM Switch Matrix. Matriz de interruptores. Matriz de interruptores utilizada en la RTC que

SRAM Static Random Access Memory. Memoria de acceso aleatorio estática.

TE Translinear Element. Elemento translineal.

VHDL VHSIC hardware description language; VHSIC: very-high-speed integrated circuit.

1.2. Objetivos de la tesis

2.1. Sistemas reconfigurables

CAB A CAB C CAB Y

CAB B CAB D CAB Z

Figura 2.1: Arquitectura general de los FPAA.

2.1.1. Introducción a los FPAA

Tabla 2.1: FPAAs Comerciales y no comerciales.

La granularidad es un aspecto fundamental de cualquier arquitectura basada en arreglos. Una baja

2.1.2. Arquitecturas de FPAAs en tiempo discreto

2.1.3. Arquitecturas de FPAAs en tiempo continuo.

2.1.4. Técnicas de FPAAs en modo voltaje

2.1.5. Técnicas de FPAAs en modo corriente

2.1.6. Implementación de FPAAs con transistores de puerta flotante

2.2. Fundamentos de los circuitos translineales

2.2.2. Principio translineal

Principio translineal estático

(a) Topología apilada (b) Topología alternada

(a) Diodo (b) Seguidor (c) Enz-Punzenberger

La topología con conexión Enz-Punzenberger [61] es una alternativa a la conexión de seguidor

Principio translineal dinámico

ICap = C V̇Cap (2.10)

CuT I˙C = ICap IC (2.11)