Cours Système Logique ROCHDI

CLASSE
Electrique 1ière Niveau LMD
Support de
Cours
Systèmes logiques
BARROUK Rochdi
A.U 2011-2012
MINISTERE DE L’ENSEIGNEMENT SUPERIEUR ET DE LA RECHERCHE SCIENTIFIQUE
DIRECTION GENERALE DES ETUDES TECHNOLOGIQUES
INSTITUT SUPERIEUR DES ETUDES TECHNOLOGIQUES DEBEJA
DEPARTEMENT ELECTRIQUE
SUPPORT DE Cours
Cours Système Logique
NIVEAU : L 1
MODULE : AUTOMATIQUE1
VOLUME HORAIRE : 22,5 H
ELABORÉ PAR : BARROUK ROCHDI
ANNEE UNIVERSITAIRE : 2014 - 2015

SYSTÈMES
LOGIQUES geni electrique –l[1]
PLAN DE COURS
MATIIERE : SYSTEMES LOGIQUES

DEPARTEMENT : GENIE ELECTRIQUE
VOLUME HORAIRE : 45 H COURS, 22.5H TP
SEMESTRE : 2
FICHE MATIERE :
Domaine de formation : Sciences appliquées et technologie Mention : GE

Domaine et parcours : Licence appliquée GE Semestre : S2
Parcours : Tronc commun
Système d’évaluation : continu
OBJECTIFS DU COURS :
L’étude d’une matière est une occasion pour un étudiant d’enrichir sa culture,
d’élaborer sa formation et de pousser son entraînement afin de développer des attributs, des
habiletés et des comportements qui seront appréciés au cours de sa pratique éventuelle de la
profession de technicien supérieur.
Systèmes Logiques est un cours de nature introductive. Il apporte des connaissances
nouvelles, exige un comportement méthodique et propose des projets qui en font une
contribution enrichissante dans la poursuite des objectifs énumérés.
Plus près de nous, sur le plan académique, le cours Systèmes Logiques se veut une
introduction générale au domaine numérique. Un objectif immédiat du cours vise à
développer l’habileté à :
 Percevoir le sens des définitions et concepts de base de la logique
 Exploiter des méthodes de design et d’analyse appliquées :
Hewlett-Packard
SYSTÈMES
 aux systèmes combinatoires (sans mémoire),
 Aux systèmes séquentiels synchrones ou asynchrones (avec mémoire),
PRE-REQUIS :
 Notions élémentaires de l’algèbre binaire.
 Connaissances de base en électronique.
Méthodologie et moyens d’évaluation
 Interrogation Orale
 Un devoir surveillé d’une heure
 Examen Final écrit de 1.5H sur tout le programme
STRATEGIE PEDAGOGIQUE :
 Trois heures de cours par semaine.
 Trois heures de travaux pratiques par quinzaine.
 La théorie est enseignée durant les heures de cours. Au laboratoire, les étudiant(e)s
travaillent en équipe afin d'acquérir un meilleur apprentissage, les membres de
l'équipe doivent partager les différentes tâches reliées à chaque manipulation.
Les méthodes et les activités pédagogiques mises en place :
Exposé informel
Exposé démonstration
Cours interactif
Travaux dirigés
CONTENU :
Le contenu de ce cours est réparti comme suit : en premier lieu, on précise les objectifs
généraux de chaque chapitre puis on tient à détailler les objectifs spécifiques.
Cette répartition est présentée sous forme d’un tableau donné suivant.
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SYSTÈMES
CHAPITRE Objectif général « OG »
Chapitre 1: Systèmes de Numération et OG1 : Identification les différents types de

Codage systèmes de numération et codage
Chapitre 2 : Les fonctions logiques OG2 : Etude et simplification de différentes

fonctions logiques
Chapitre 3 : Les Circuit logique OG3 : Identification les différentes structures

combinatoire de logiques combinatoires
Chapitre 4 : Les machines à nombres OG4 : Classification des structures

finis d’états séquentiels (Machines de MEALY et de
MOORE)
OG6 : Etude de bascules asynchrones et

Chapitre 5: Les bascules synchrones
OG7 : Etude de fonctionnement des

Chapitre 6: Les compteurs compteurs synchrone et asynchrone
CHAPITRE 1: SYSTEMES DE NUMERATION ET CODAGE
OG1 : Identification les différents types de systèmes de numération et codage

Objectifs
Spécifiques : Eléments de contenu Méthodologie et Séquence
L’étudiant sera moyens d’évaluation pédagogi
capable de : que
OS 1.1 : - Numération Décimale
Etudier - Numération Binaire
les bases de système - Numération octale
de numération - Numération
Hexadécimale
OS 1.2 : - Conversion d'une base à
Etudier les l'autre
conversions d’une - représentation de nombre
base à une autre signé Exposé informel
Evaluation formative 1&2
OS 1.3 : - Addition Travaux dirigés
Maitriser les -Soustraction Travaux pratiques
Hewlett-Packard
SYSTÈMES
Opérations -Multiplication
arithmétiques -Division
OS 1.4 : -Codes binaires pondérés

Etudier les codes -Code binaire non
pondérés: (code Gray)
-Code alphanumériques
CHAPITRE 2 : LES FONCTIONS LOGIQUES
OG2 : Etude et simplification de différentes fonctions logiques

Objectifs Eléments de contenu Méthodologie et Séquence
spécifiques moyens pédagogique
L’étudiant sera d’enseignement
capable de :
OS 2.1 : -Porte OUI, Porte NON
Etudier les -Porte OU, Porte ET
opérateurs logiques -Porte NOR, porte NAND
de base -Porte XOR, Porte XNOR
OS 2.2 :
Savoir appliquer les -Théorème de Demorgan
Théorèmes de -Théorème de Shannon Exposé informel 3&4
l’algèbre de Boole Evaluation
formative
OS 2.3 : -Méthode algébrique Travaux dirigés
Simplifier les - Méthode graphique Travaux pratiques
fonctions logiques -Méthode de simplification
de Karnaugh
CHAPITRE 3: LES CIRCUITS LOGIQUES COMBINATOIRES
OG3 : Identification les différentes structures de logiques combinatoires

capable de :
OS 3.1 : * Les circuits logiques de
Etudier les transcodage :
circuits logiques le codeur
de transcodage -Le décodeur
-Le transcodeur
OS 3.2 : *Les circuits logiques Exposé informel 5&6

Décrire le d’aiguillage : Evaluation
fonctionnement - Les multiplexeurs formative
des circuits -Démultiplexeurs Travaux dirigés
Hewlett-Packard
SYSTÈMES
d’aiguillages - Comparateurs Travaux pratiques

OS 3.3 : - l’additionneur binaire
Décrire et étudier -Le soustracteur binaire
le fonctionnement
des circuits
arithmétiques
CHAPITRE 4: LES MACHINES A NOMBRES FINIS D’ETATS
OG4 : Classification des structures séquentiels (Machines de MEALY et de MOORE)

Objectifs spécifiques Eléments de contenu Méthodologie et Séquence
L’étudiant sera capable moyens pédagogique
de : d’enseignement
OS 4.1 :Connaitre Les Les machines à nombres
machines à nombres finis d’états
finis d’états
OS 4.2 :Etudier la - Machine de Moore

machine de Moore
Exposé informel 7&8
Evaluation
OS 4.3 : Etudier la - Machine de MEALY formative
machine de MEALY Travaux dirigés
Travaux pratiques
OS 4.3 : Maitriser les -Etape d'analyse d'une

Étapes d'analyse d'une machine d'état
machine d'état -Application
s
CHAPITRE 5: SYNTHESE DES SYSTEMES SEQUENTIELS: LES BASCULES
OG6 : Etude de bascules asynchrones et synchrones
Objectifs spécifiques Eléments de contenu Méthodologie et Séquence
L’étudiant sera capable moyens pédagogique
de : d’enseignement
OS 5.1 : * Introduction aux
Justifier la nécessitée systèmes séquentiels
des circuits plus
élaborés que les
circuits combinatoires
OS 5.2 : * Etude des bascules Exposé informel 11&12

Etudier les bascules asynchrones Evaluation
asynchrones - Bascules RS formative
- Bascules D Travaux dirigés
OS 5.3 : *Etude des bascules Travaux pratiques
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SYSTÈMES
Etudier des bascules synchrones :

synchrones -Bascules RSH
-Bascules JK
-Bascule JK maitre
esclave
-Bascule D
-Bascule T
OS 5.4 : -Transfert synchrone
Etudier le transfert des -Transfert asynchrone
données -Transfert en parallèle
-Transfert en série
-Transfert registre 0
registre en série
CHAPITRE 6: LES COMPTEURS
OG6 : Etude de fonctionnement des compteurs synchrone et asynchrone

capable de :
OS 6.1 : * Compteurs et
Etudier des décompteurs asynchrones
compteurs /décompte
urs asynchrones
OS 6.2 : *Compteurs et Exposé informel

Etudier les décompteurs synchrones Evaluation 13&14
compteurs/décompte formative
urs synchrones Travaux dirigés
Travaux pratiques
OS 6.3 : *Les registres
Etudier les registres
Hewlett-Packard
SYSTÈMES
AVANT PROPOS
Ce présent support de cours de système logique est destiné aux étudiants de première année
du système LMD Sciences appliquées et Technologie, option Génie Electrique.
Ce document est une contribution au processus d’apprentissage relatif à ces méthodes. Il

couvre de façon modulaire les principaux sujets qui doivent être traités dans un cours
introductif portant sur les Systèmes Logiques, dans un ordre qui rencontre nos vues sur
l'aspect pédagogique que nous avons développé au cours des années.
Il part de connaissances élémentaires en arithmétique et logiques binaire et conduit

l’étudient à la connaissance du fonctionnement des circuits combinatoires et séquentiels.
Cet ouvrage est illustré par de nombreux exemples de circuit intégrés commercialisés
dans le but de donner aux cours un intérêt pratique
Nous espérons que ce cours aidera les étudiants à acquérir les principes de base de ce
domaine passionnant et en évolution qu’est l’électronique numérique
Hewlett-Packard
SYSTÈMES
Table de Matières
CHAPITRE1 : LE SYSTÈME DE NUMÉRATION ET CODAGE
I- Introduction.........................................................................................................................1
II- Numération.........................................................................................................................1
1- Les systèmes de numération.........................................................................................1
a) Système décimale : (Base10.....................................................................................1
b) Système binaire : (Base2).........................................................................................1
c) Système octal : Base(8)............................................................................................1
d) Système hexadécimal : Base(16)..............................................................................2
2- Conversions..................................................................................................................2
a) Conversion du système Décimal vers une base quelconque....................................2
b) Conversion du système Binaire vers l'hexadécimal.................................................3
c) Conversion du système Hexadécimal vers le Binaire..............................................3
d) Conversion du système Binaire vers l'Octal et inversement.....................................3
3- Représentation des nombres comportant une partie fractionnaire :.............................4
a) Conversion de la base 10 vers une Base quelconque...............................................4
b) Conversion d’une Base quelconque vers la Base 10................................................5
4- Représentation des nombres signés:.............................................................................6
a) La représentation en valeur absolue et signe............................................................6
5- Opérations arithmétiques..............................................................................................9
a) L'addition..................................................................................................................9
b) La soustraction..........................................................................................................9
c) La multiplication:...................................................................................................10
d) La division..............................................................................................................11
6- Les codes....................................................................................................................11
a) Notion de codage:...................................................................................................11
b) Codes binaires.........................................................................................................11
Hewlett-Packard
SYSTÈMES
CHAPITRE2 : LES FONCTIONS LOGIQUES
I- Introduction.......................................................................................................................14
II- Définition..........................................................................................................................14
III- Les opérateurs logiques de base.....................................................................................14
1- La porte « OUI »........................................................................................................14
2- La porte « NON ».......................................................................................................14
3- La porte « ET »...........................................................................................................14
4- La porte « ET-NON » (NAND).................................................................................14
5- La porte « OU »..........................................................................................................15
6- La porte « OU-NON » (NOR)....................................................................................15
IV- Théorèmes de l’algèbre de Boole..................................................................................15
1- Théorème de Morgan.................................................................................................16
2- Théorème de Shannon................................................................................................16
V- Représentation d’une fonction logique.............................................................................17
1- Représentation algébrique..........................................................................................17
a) Forme somme.........................................................................................................17
b) Forme produit :.......................................................................................................17
c) Forme somme canonique........................................................................................17
d) Forme produit canonique........................................................................................17
VI- Simplification des fonctions logiques............................................................................19
1- Méthode algébrique....................................................................................................20
2- Méthode graphique : simplification par tableau de Karnaugh...................................20
a) Tableau de Karnaugh..............................................................................................20
b) Règles de regroupement.........................................................................................20
c) Simplification par les tableaux de Karnaugh..........................................................21
d) Principe de simplification.......................................................................................21
CHAPITRE3 : LES CIRCUITS LOGIQUES COMBINATOIRES
I- Introduction.......................................................................................................................22
II- Définition..........................................................................................................................22
III- Les Codeurs...................................................................................................................22
1- Définition...................................................................................................................22
2- Principe d’un codeur 4 voies d’entrées et 2 bits de sortie..........................................22
a) Schéma fonctionnel................................................................................................22
b) Table de vérité........................................................................................................23
Hewlett-Packard
SYSTÈMES
c) Equation des sorties................................................................................................23

d) Logigramme............................................................................................................23
3- Codeur de priorité.......................................................................................................23
4- Codeurs en circuits intégrés.......................................................................................24
a) codeur BCD de priorité 74147................................................................................24
b) codeur prioritaire à 3 bits 74148.............................................................................24
IV- Les Décodeurs................................................................................................................26
1- Définition et fonctionnement.....................................................................................26
2- Principe d’un décodeur 1 parmi 4..............................................................................27
a) Table de vérité........................................................................................................27
b) Equations de sorties................................................................................................27
c) Logigramme............................................................................................................27
3- Synthèse de décodeurs DCB 7segments....................................................................27
a) Table de vérité........................................................................................................28
b) Équations logiques de sorties.................................................................................28
4- décodeurs en circuit intégrés :....................................................................................28
a) décodeur B.C.D 7442.............................................................................................28
b) Décodeurs de grande capacité................................................................................29
V- Transcodeur.......................................................................................................................30
1- Définition...................................................................................................................30
2- Conversion de code....................................................................................................30
a) transcodeur binaire Gray........................................................................................30
3- transcodeur BCD – 7 segments..................................................................................31
b) Transcodeur B .C.D- 7 segments en circuits intégré : MC-144495.......................32
VI- Multiplexeur...................................................................................................................33
1- Définition...................................................................................................................33
2- Applications des multiplexeurs :................................................................................33
3- Multiplexeur à 4 entrées (4-vers-1)............................................................................33
4- Multiplexeur en circuit intégré :.................................................................................34
VII- Démultiplexeur..............................................................................................................34
1- Synthèse de démultiplexeur.......................................................................................34
2- Démultiplexeur en circuit intégré...............................................................................35
VIII- Comparateur...............................................................................................................35
1- Comparateur 2 bits.....................................................................................................35
2- Circuit intégrés...........................................................................................................36
IX- les Additionneurs et les soustracteurs............................................................................36
Hewlett-Packard
SYSTÈMES
1- Addition binaire..........................................................................................................36
a) Demi-additionneur..................................................................................................36
2- Additionneur...............................................................................................................38
3- Soustraction................................................................................................................40
a) Demi-soustracteur...................................................................................................40
b) Additionneur-soustracteur......................................................................................41
CHAPITRE 4 : LES MACHINES À NOMBRES FINIS D’ÉTATS
I- Introduction.......................................................................................................................43
II- Définition..........................................................................................................................43
III- Les machines à nombres finis d’états............................................................................43
1- Définition...................................................................................................................43
2- Architectures des machines........................................................................................44
a) Les machines de Moore..........................................................................................44
b) Les machines de Mealy.........................................................................................44
IV- Méthode de synthèse de Huffman-Mealy......................................................................45
1- Modélisation du cahier des charges...........................................................................46
a) Graphe d’état..........................................................................................................46
b) Table d’état.............................................................................................................48
2- Minimisation du nombre d'états.................................................................................48
a) Règles de minimisation..........................................................................................48
b) Détermination du nombre de bascules minimum...................................................50
V- Application........................................................................................................................50
CHAPITRE 5 : LES BASCULES
I. Fonction mémoire élémentaire..............................................................................................54

II. Définition.............................................................................................................................54
III. Bascules asynchrones..........................................................................................................54
IV. Bascules synchrones..........................................................................................................54
I- Fonction mémoire élémentaire.........................................................................................54
1- Introduction................................................................................................................54
2- Mémoire monostable..................................................................................................54
a) Définition................................................................................................................54
b) Exemples................................................................................................................54
3- Mémoire bistable........................................................................................................55
II- Définition..........................................................................................................................55
III- Bascules asynchrones.....................................................................................................56
Hewlett-Packard
SYSTÈMES
a) Définition................................................................................................................56
1- Bascules RS................................................................................................................56
a) Logigramme............................................................................................................56
b) Table de vérité........................................................................................................56
c) équation..................................................................................................................57
d) application des bascules RS (Système anti-rebond)...............................................57
2- la bascule D................................................................................................................58
a) Logigramme............................................................................................................58
b) Table de vérité........................................................................................................59
c) Equation..................................................................................................................59
3- Synthèse de marche /Arrée.........................................................................................59
a) Logigramme............................................................................................................59
b) Table de transition de la bascule RS.......................................................................59
c) tableau de Karnaugh...............................................................................................59
d) Marche prioritaire...................................................................................................60
e) Arrêt prioritaire.......................................................................................................60
4- Bascules Synchrones..................................................................................................60
a) Présentation:...........................................................................................................60
IV- Bascules synchrones.....................................................................................................61
a) Bascules RS synchrones(RSH)...............................................................................61
b) Bascules JK synchrones..........................................................................................62
c) Bascule D synchrone :............................................................................................63
c) Bascule D LATCH :...............................................................................................63
d) Bascule D à commande par front :.........................................................................64
e) Bascule T synchrone...............................................................................................65
5- Les bascules maître- esclave......................................................................................66
CHAPITRE 6 : LES COMPTEURS
I- Introduction.......................................................................................................................68
II- Généralités.....................................................................................................................68
Modélisation.....................................................................................................................68
III- Compteur asynchrone....................................................................................................68
1- Compteur modulo 16..................................................................................................68
2- Compteur modulo 10 : (Avec front descendant)......................................................69
3- Décompteur asynchrone modulo 8 : (Avec front montant)......................................71
IV- Compteur synchrone..................................................................................................72
1- Compteur synchrone modulo 16................................................................................72
Hewlett-Packard
SYSTÈMES
2- Décompteur synchrone...............................................................................................73
V- Synthèse des compteurs à l’aide des bascules...........................................................73
1- Tables de transitions des bascules.............................................................................73
2- Compteur synchrone modulo 5 avec bascule JK :.....................................................73
3- Décompteur synchrone modulo 7 avec bascule JK :..................................................74
VI- Contexte d'utilisation des compteurs asynchrones et synchrones..................................75
1- Compteur asynchrone.................................................................................................75
2- Compteur synchrone..................................................................................................76
3- Conclusion..................................................................................................................76
VII- Les registres................................................................................................................76
1- Présentation................................................................................................................76
2- Registre de mémorisation...........................................................................................77
3- Registre à décalage.....................................................................................................78
f) Entrée série - Sortie parallèle.....................................................................................78
g) Entrée parallèle - sortie série..................................................................................79
c) Entrée parallèle - Sortie parallèle..................................................................................79
d) Registre à décalage à droite et à gauche.......................................................................80
Hewlett-Packard
SYSTÈMES
Hewlett-Packard
SYSTÈMES
CHAPITRE
1
Le système de numération et codage
Vue d’ensemble
Ce chapitre étudie le système de numération et codage
Objectifs
Cette leçon a pour objectifs de permettre aux étudiants d’acquérir les connaissances de
base se rapportant aux objectifs spécifiques suivants:
 Connaitre les systèmes de numération

 Etudier les conversions d’une base à une autre
 Maitriser les Opérations arithmétiques
 Etudier les différents codes de systèmes logiques
Durée
 1.5H
Sommaire
I. Introduction
II. Numération
Hewlett-Packard
CHAPITRE 1 : LE SYSTÈMES DE NUMERATION ET
CODAGE
I- Introduction
L’ensemble des outils informatiques sont basés sur les mêmes principes de calcul (loi de
tout ou rien). Les calculs habituels sont effectués dans le système de numération décimal, par
contre le calculateur électronique ne peut pas utiliser ce système car le circuit électronique ne
permet pas de distinguer 10 états. Le système de numération binaire ne comportera que 2 états
0 et 1.
II- Numération
La numération permet de représenter un mot(ou nombre) par la juxtaposition ordonnée de
variable (ou symboles) pris parmi un ensemble. Connaitre la numération revient à connaitre le
mécanisme qui permet de passer d’un mot à un autre (comptage, opération).
1- Les systèmes de numération
a) Système décimale : (Base10)
Ce système de numération, usuel dans la vie quotidienne, dispose de dix symboles (en
l’occurrence des chiffres) qui sont:{0, 1, 2, 3, 4, 5, 6, 7, 8,9}
On parle que l’on travaille en base 10.
Exemple :
7239 = ( 7.103 + 2.102 + 3.101 + 9.100 ) 10
b) Système binaire : (Base2)
La numération binaire (ou base 2) utilise deux symboles appelés BIT (Binary digIT) : 0 et 1
Cette base est très commode pour distinguer les 2 états logiques fondamentaux.
On écrit :
Exemple :
(4)10 = 1.22 + 0.21 + 0.20 = (100)2
Un code à n chiffres en base 2 distingue 2n états ou combinaisons.
Les puissances successives de 2 (1, 2, 4, 8, 16, 32, …) sont appelées poids binaires.
c) Système octal : Base(8)

Ce système de numération est très peu utilisé de nos jours. Anciennement, il servait au codage
des nombres dans les ordinateurs de première génération. Il utilise 8 symboles : 0, 1, 2, 3, 4, 5,
6, 7.
1
CODAGE
Exemple:
(572)8 = ( 5.82 + 7.81 + 2.80 )10 = (378)10
d) Système hexadécimal : Base(16)

Ce système de numération est très utilisé dans les systèmes ordinateurs et micro ordinateurs
ainsi que dans le domaine des transmissions de données. Il comporte 16 symboles les chiffres
de 0 à 9 et les lettres À, B, C, D, E, F
Exemple:
(D62C)16 = ( 13.163 + 6.162 + 2.161 + 12.160 )10 = (54828)10
2- Conversions
a) Conversion du système Décimal vers une base quelconque
Pour convertir un nombre de la base 10 vers une base B quelconques, il faut faire des
divisions successives par B et retenir à chaque fois le reste jusqu'à l’obtention à un quotient
inférieur à la base B, dans ce cas le nombre s’écrit de la gauche vers la droite en commençant
par le dernier quotient allant jusqu’au premier reste.
 Conversion du système Décimal vers le Binaire par division successive

On divise le nombre en base 10 par 2, puis on divise successivement le quotient de
chaque division par 2 jusqu'à ne plus pouvoir diviser par 2. Le nombre binaire s‘obtient en
relevant le reste de chaque division en partant de la dernière division vers la première (sens de
lecture vers le haut).
Exemple :
(230)10 à convertir en base 2
230 2
0 115 2
1 57 2
1 28 2
0 14 2
Sens de 0 7 2
Lecture 1 3 2
1 1 2
2
CODAGE
1 0
Le résultat est donc : (230)10 => (11100110)2
 Conversion du système Décimal vers le Binaire par soustraction

Cette méthode consiste à retrancher du nombre la plus grande puissance de 2
possibles, et ainsi de suite dans l‘ordre décroissant des puissances. Si on peut retirer la
puissance de 2 concernée, on note (1) sinon on note (0) et on contenue de la même manière
jusqu'à la plus petite puissance de 2 possible (20 pour les entiers).
Exemple :
(230)10 à convertir en base 2

De 230 On peut retirer 128 reste 102 1
Sens de lecture
De 6 On ne peut pas retirer 16 reste 6 0
Le résultat est donc : (230)10 => (11100110)2
b) Conversion du système Binaire vers l'hexadécimal

Pour convertir du binaire vers l’hexadécimal, on divise le nombre binaire en tranches de 4,
en partant de la droite pour la partie entière et en partant de la gauche pour la partie
fractionnaire. Chacun des paquets est ensuite converti en hexadécimal.
Exemple :
(110101110001)2 = (1101 0111 0001)2 = (D71)16
c) Conversion du système Hexadécimal vers le Binaire

C’est le processus directement inverse, on écrit chaque quartet sur 4 bits en complétant
éventuellement avec des zéros.
Exemple :
(BC34)16 = (1011 1100 0011 0100)2
d) Conversion du système Binaire vers l'Octal et inversement
3
CODAGE
On reprend les mêmes principes de la conversion Binaire-Hexadécimal et Hexadécimal-

Binaire mais cette fois ci en groupant les données en tranches de 3.
Exemple:
(101010)2 = [101]2 [010]2 = (52)8
NB: pour la conversion Octal-Hexadécimal et Hexadécimal-Octal, la plus simple méthode et
de passer par le système Binaire,
Exemple:
(34.61)8 = (011100,110001)2 = (1C.C4)16 .
3- Représentation des nombres comportant une partie fractionnaire :

a) Conversion de la base 10 vers une Base quelconque
Principe de conversion:
 Partie entière :
– Divisions entières successives par la base (condition d’arrêt : quotient nul).
– lecture du reste
 Partie fractionnaire :
– multiplications successives par la base (condition d’arrêt : partie fractionnaire
nulle).
– lecture de la partie entière
Exemple:
Soit à convertir le nombre (462 ,625)10 vers une base quelconque .Pour résoudre ce problème il
faut procéder comme suit :
– Convertir la partie entière (462)

– Convertir la partie fractionnaire en faisant des multiplications successives par
la base et en conservant à chaque fois le chiffre devenant entier
(462,625)10= ()8 , (462,625)10= ()2 , (462,625)10= ()16
Partie entière
462 8
6 57 8
1 7
(462)10 => (716)8
Partie fractionnaire
4
CODAGE
0,625*8=5 ,00
Le résultat est donc : (462, 625)10 =(716,5)8
(462)10 =(716)8=(111001110)2
0,625*2=1,25
0, 25*2= 0,5
0, 5*2= 1,0
Le résultat est donc : (462, 625)10 =(111001110,101)2
(462)10 =(111001110)2= (1CE) 16
0,625*16=10 ,00
Le résultat est donc : (462, 625)10 = (1CE, A) 16
Remarque :
Parfois en multipliant la partie décimal par la Base B, on n’arrive pas à convertir toute la
partie entière .ceci est du essentiellement au fait que le nombre à convertir n’a pas un
équivalent exact dans la Base B et sa partie décimale est cyclique.
Exemple
0,1 5*2= 0,3
0 ,3*2=0,6
0 ,6*2=1,2
0 ,2*2=0,4
0 ,4
*2=0,8
0 ,8*2=1,6
0 ,6*2=1,2
Le résultat est donc : (0, 15)10 = (0, 0010011001…) 2
On dit (0, 15)10 est cyclique dans la Base 2 de période 1001
5
CODAGE
b) Conversion d’une Base quelconque vers la Base 10

Pour ce type de conversion, il suffit de représenter le nombre par une combinaison linéaire
des puissances successives de la Base et faire la somme, le résultat ainsi trouvé s’écrit
directement dans la BASE 10
Exemple
 (0,001011)2 =0*2-1+0*2-2+1*2-3 +0*2-4+1*2-5+1*2-6= (0,171875)10

 (0,32)8 =3*8-1+2*8-2= (0,40625)10
 (0,00110011)2=1*2-3 +1*2-4+1*2-7+1*2-8= (0,19921875)10
4- Représentation des nombres signés:
Un autre problème de la représentation des données est celui de la représentation des nombres
négatifs. En effet, certaines opérations supposent le traitement d'entiers négatifs. On peut
identifier trois principales façons de représenter les nombres négatifs:
1. Représentation en valeur absolue et signe (VAS).
2. Représentation par le complément restreint appelé complément à 1.
3. Représentation par le complément vrai appelé complément à 2.
a) La représentation en valeur absolue et signe

Il s'agit ici d'utiliser un bit pour représenter le signe de la valeur à représenter. Selon que le
nombre est positif ou négatif, le bit d'extrême gauche prendra par convention la valeur 0 ou la
valeur 1 (0 : positif, 1 : négatif). Par exemple, sur 4 bits, 1 bit sera réservé au signe et trois bits
seront utilisés pour représenter les nombres en valeur absolue:
Sur n bits:
– Signe : bit de poids fort (0 : positif, 1 : négatif)
– Valeur absolue : n − 1 bits
– Intervalle de valeurs représentées : [−2n−1 + 1,2n−1 − 1]
Exemple :
Sur 3 bits, l’intervalle de valeurs représentées : [−3, + 3]
Signe Valeur
0 0 0 0
0 0 1 1
0 1 0 2
0 1 1 3
1 0 0 -0
1 0 1 -1
6
CODAGE
1 1 0 -2
1 1 1 -3
Inconvénients: Cette méthode impose que le signe soit traité indépendamment de la

valeur. Il faut donc des circuits différents pour l'addition et la soustraction. De plus, on obtient
deux représentations différentes pour 0, soit +0 et -0.
 La notation en complément à 1
On pourrait définir le complément à 1 comme ce qu'il faut ajouter à une valeur pour obtenir la
valeur maximale représentable sur le nombre de bits disponibles.
Par exemple, en binaire sur 4 bits, 1111 est la valeur maximale qu'on puisse représenter. Le
complément à 1 de 0000 est donc 1111, le complément à 1 de 0001 est 1110 et le complément
à 1 de 1010 est 0101
On constate que le complément à 1 d'un nombre binaire se trouve simplement en remplaçant
les 0 par des 1 et les 1 par des 0.
Notons que l'utilisation du complément à 1 pour représenter les nombres négatifs nous
donne encore une double représentation pour le 0. Par exemple sur n bits, +0 est représenté
par une chaîne de n zéros (00...0) et -0 est représenté par une chaîne de n un (11...1).
Sur n bits
- Inversion de chaque bit de la valeur absolue. |x| + (−|x|) = 2n − 1
- Intervalle de valeurs représentées : [−2n−1 + 1,2n−1 − 1]
Exemple :
Valeur Complément à 1
000 111
001 110
010 101
011 100
 La notation en complément à 2
Le complément à 2 d'une valeur binaire est ce qu'il faut ajouter à cette valeur pour
qu'elle atteigne une unité de plus que la valeur maximale qu'on peut représenter sur n bits.
C'est donc le (complément à 1) + 1. Cette technique élimine le problème de la double
représentation du 0 (+0 et -0) comme c'est le cas dans la représentation "signe et valeur
absolue" ou celle du complément à 1.
La représentation des nombres négatifs sous forme complémentée est largement
utilisée. Cela s'explique parce que le complément à 2 permet d'éliminer la double
7
CODAGE
représentation de 0 tout en gardant la facilité de reconnaître le signe par le bit d'extrême

gauche. Notons que le complément à 2 du complément à 2 d'un nombre redonne le nombre.
Ainsi, sur 4 bits, avec le signe représenté sur le bit le plus significatif et 3 bits qui
permettent de représenter les valeurs, on peut représenter les entiers de -8 à 7, soit un entier
négatif de plus qu'un complément à 1.
Sur n bits:
- Complément à 1 : + 1. |x| + (− |x|) = 2n
- Intervalle de valeurs représentées : [−2n−1,2n−1 − 1]
Exemple :
Valeur Complément à 2
001 111
010 110
011 101
Exercice 1:
Trouver le complément à 2 de (01010001)2.

On trouve d'abord le complément à 1 de 01010001 en changeant les 0 en 1 et vice-versa, les 1
en 0, et on lui ajoute 1 ce qui donne:
Complément à 1 de 01010001
1 0 1 0 1 1 1 0
+
0 0 0 0 0 0 0 1
1 0 1 0 1 1 1 1
Complément à 2 de 01010001
Exercice 2:
Quelle est la valeur décimale de 101010001 s'il s'agit de la représentation en complément à 2

d'un nombre entier sur 9 bits de position?
8
CODAGE
Le bit d'extrême gauche de 101010001 indique qu'il s'agit d'un nombre négatif. Par
exemple, si l'ordinateur doit afficher ce nombre à l'écran, il comprendra qu'il faudra générer
un signe moins avant la chaîne de caractères décimaux représentant le nombre obtenu à partir
du complément à 2 de la chaîne binaire 101010001. La valeur est donc:
Première méthode:
Valeur cherchée = - (complément à 2 de 101010001)
= - (010101110 + 1)
= - (010101111)2
= - 128 + 32 + 8 + 4 + 2 + 1
= - (175)10
Deuxième méthode:
Valeur cherchée = (-1) * 28 + 26 + 24 + 20
= - 256 + 64 + 16 + 1
= - (175)10
Exercice 3 :
Trouver la représentation complément à 2 sur 10 bits de position de (-276)10
Le signe est négatif. Il indique donc qu'il s'agit du complément à 2 de la représentation binaire
de 276 sur 10 bits de position. On a:
Représentation cherchée = complément à 2 de (276)10
= complément à 2 de (0100010100)2
= 1011101011 + 1
= 1011101100
5- Opérations arithmétiques
a) L'addition
Il suffit de savoir que :
0+0=0
0+1=1
1+0=1
1+1=10
Et d’effectuer éventuellement une retenue comme dans le cas d’une addition décimal
Exemples:
9
CODAGE
1 0 1 1 0 1 1 1 1 1 1
+ 1 0 0 1 0 1 1 0 1 1
1 1 1 1 1 1 + 1 1 0 1
1 0 1 0 0 0
Remarque: L’addition s'effectue de la même manière dans les autres bases.
Exercice:
Effectuer les opérations suivantes:
(37)8 + (65)8 + (116)8 = (242)8
(D5E)16 + (2F36)16 = (3C94)16
b) La soustraction
On peut opérer comme dans la soustraction décimale. Voilà ci dessous la table de soustraction binaire:
0-0=0
0-1=1 avec un retenue de 1
1-0=1
1-1=0
Exemple:
1 1 1
1 0 1 0 0 1 1
- 1 0 1 1 0 1
0 1 0 0 1 1 0
Remarque: la soustraction s'effectue de la même manière dans les autres bases.

Exercice:
(137)8 - (63)8 = (54)8
(F23)16 - (2A6)16 = (C7D)16
(FD28)16 - (E5E)16 - (2F36)16 = (FD28)16 - [ (E5E)16 + (2F36)16 ] = (FD28)16 - (3D94)16 =
(BF94)16
c) La multiplication:
La multiplication en binaire est très simple, voilà la table de multiplication:
0 × 0=0
0 ×1=0
1 ×0=0
1 ×1=1
Remarque: On doit bien tenir compte des décalages.
10
CODAGE
Exemple:
1 0 1 1
1 1 0 1
× 1 0 1 1
1 0 1 1
+ 1 0 1 1
1 0 0 0 1 1 1 1
Exercice:
(237)8 * (63)8 = (17655)8
(F3)16 * (206)16 = (1EBB2)16
2 3 7
× 6 3
+¿ 7 3 5
1 6 7 2
¿ 1 7 6 5 5
d) La division
La division entre deux nombres binaires est identique à la division euclidienne.
Exemple:
La division entre deux nombres binaires est identique à la division euclidienne.
Exemple:
1 1 1 0 1 1 0 1
1 0 1 1 0 1
1 0 0 1
1 0 1
1 0 0
Il suffit en fait de soustraire 101 lorsqu’on le peut, et d’abaisser le chiffre suivant :
11101 = 101 × 101 + 100

6- Les codes
a) Notion de codage:
On appelle codage l'opération qui consiste à faire correspondre à tout caractère (lettre, chiffre,
signe,...) un symbole où un ensemble de symboles particuliers appelés mot de code.
b) Codes binaires
 Les codes numériques pondérés:
les codes binaires purs:
11
CODAGE
Ceux sont des codes qui donnent à chaque combinaison une équivalence décimale et dans
laquelle chaque rang d'élément binaire à un poids précis. Le code binaire naturel et ses dérivés
(octal et hexadécimal) répondent aux règles classiques de l’arithmétique des nombres positifs.
Exemple:
(7)10 sur 8 bits = (0000 0111)2
les codes DCB (Décimal Codé Binaire):
Ce code DCB, en Anglais BCD (Binary Coded Decimal), consiste à représenter chaque
chiffre d'un nombre décimal par son équivalent binaire sur 4 bits.
Exemple
7 2 3 9 code décimale
0111 0010 0011 1001 code B.C.D
 Les codes numériques non pondérés:
Le code Gray:
Appelé aussi code binaire réfléchi, il appartient à la famille dite « codes à distance » de faite
qu'une représentation codé ne diffère de celle qui la précède que par un bit comme le montre
le tableau ci-dessous.
Code décimale Code binaire Code Gray

0 0000 0000
1 0001 0001
2 0010 0011
3 0011 0010
4 0100 0110
5 0101 0111
6 0110 0101
7 0111 0100
8 1000 1100
9 1001 1101
10 1010 1111
11 1011 1110
12 1100 1010
13 1101 1011
14 1110 1001
15 1111 1000
Codes alphanumériques (codage des caractères)

12
CODAGE
Les caractères également doivent être représentés en binaire de manière unique. La

convention adoptée est d'associer à chaque caractère un nombre décimal et de convertir ce
nombre en binaire.
Il existe plusieurs normes:
Code ASCII:
Le code ASCII (ASCII = American Standard Code for Information Interchange) est
initialement un code à 7 bits, qui permet le codage de 128 caractères. Il englobe des lettres,
des chiffes, des signes de ponctuations et un certain nombre de signaux de commande. Toutes
ces correspondances sont fixées par l’American National Standards Institutes
Code ASCII (8 bits):
Ce code est normalisé ISO (International Standard Organisation). C’est une extension du
code ASCII étendu. Il permet le codage de caractères sur 8 bits, soit 256 caractères possibles.
UNICODE (16 bits):
Ce code permet de représenter des caractères appartenant à plusieurs langues (arabes, hébreu,
japonais, coréen,...) : 65536 caractères.
Code EBCDIC (IBM).

Le code EBCDIC (Extended Binary Decimal Interchange Code) est un code à 8 éléments
binaires utiles, soit 256 combinaisons possibles.
- Table du code ASCII standard (7 bits):
000 001 010 011 100 101 110 111
0000 NUL DLE SP 0 @ P ` p

0001 SOH DC1 ! 1 A Q a q
0010 STX DC2 " 2 B R b r
0011 ETX DC3 # 3 C S c s
0100 EOT DC4 $ 4 D T d t
0101 ENQ NAK % 5 E U e u
0110 ACK SYN & 6 F V f v
0111 BEL ETB ' 7 G W g w
1000 BS CAN ( 8 H X h x
1001 HT EM ) 9 I Y i y
1010 LF SUB * : J Z j z
1011 VT ESC + ; K [ k {
13
CODAGE
1100 FF FS , < L \ l |
1101 CR GS - = M ] m }
1110 SO RS . > N ^ n ~
1111 SI US / ? O _ o DEL
Exemple
A=>(65)ASCII => (01000001)2 => (41)H
[ => (91)ASCII => (01011011)2 => (5B)H
14
SYSTÈMES
CHAPITRE
2
Les fonctions logiques
Vue d’ensemble
Cette leçon est consacrée à la présentation des fonctions logiques
Objectifs
Ce chapitre permet aux étudiants d’être capable de
 Se familiariser aux opérateurs logiques de base

 Savoir appliquer les Théorèmes de l’algèbre de Boole
 Simplifier les fonctions logiques
Durée
 1.5H
Sommaire
I- Introduction
II- Les opérateurs logiques de base
III- Théorèmes de l’algèbre de Boole

IV-Représentation d’une fonction logique
V- Simplification des fonctions logiques
CHAPITRE 2 : LES FONCTIONS
LOGIQUES
I- Introduction
Les circuits logiques sont caractérisés par des variables binaires, qui affectent des
transitions entre deux états possibles. Ces deux états sont appelés niveau haut (vrai) et niveau bas
(faux) ou niveau 1 et niveau 0. Pour étudier d’une manière systématique ces variables binaires,
on utilise une algèbre différente de l’algèbre classique, dite algèbre de Boole, du nom du
mathématicien anglais, inventeur de ce concept (George Boole 1815-1864).
II- Définition
L’algèbre de Boole est l’outil mathématique qui permet d’établir la relation entre les sorties
et les entrées d’un système logique (synthèse du système). Réciproquement, cet outil nous
permet de déterminer les règles de fonctionnement d’un système logique existant (analyse du
système).
III- Les opérateurs logiques de base

1- La porte « OUI »
symbole symbole
Table de vérité Equation Circuit électrique
européen Américain
E S E S
E 1 S E S S= E
0 0
1 1
2- La porte « NON »
symbole symbole
E S S
E 1 S E 0 1 S= E
1 0
3- La porte « ET »
symbole symbole
A B S
A A 0 0 0
S
& S 0 1 0 S= A . B
B B 1 0 0
1 1 1
4- La porte « ET-NON » (NAND)
symbole symbole
A B S
A 0 0 1 S
A
& S 0 1 1 S= A . B
B B 1 0 1
1 1 0
Circuit intégrés
14
LOGIQUES
74 00 Logique TTL
5400 Logique TTL
5- La porte « OU »
symbole symbole Table de
Equation Circuit électrique
européen Américain vérité
A B S
A S
A 0 0 0
S S
B 0 1 1 S= A +B
B 1 0 1
1 1 1
6- La porte « OU-NON » (NOR)
A B S
A A S 0 0 1
S 0 1 0 S= A +B S
B
B 1 0 0
1 1 0
Circuit intégrés
7402LogiqueTTL
5402LogiqueTT
7- La porte « OU exclusif» (XOR)
A B S S= A ⨁ B
A 0 0 0 7486LogiqueTTL
A
S S 0 1 1 S= A . B+ A . B 5486LogiqueTTL
B
B 1 0 1
1 1 0
Circuit intégrés
7486LogiqueTTL
5486LogiqueTTL
IV-Théorèmes de l’algèbre de Boole

L'ensemble de Boole B={0,1} munit des fonctions logiques élémentaires NO (complément),
AND (appelé multiplication logique) et OR (appelé addition logique) constitue une algèbre.
Nous allons donner ci-dessous les différentes propriétés de ces opérateurs:
Théorèmes Exemples
Associativité
commutativité
Idempotence
absorption
allégement
Complémentarité
15
LOGIQUES
Distributivité
Constantes
NB :
 Les théorèmes, ci-dessus peuvent être démontrés facilement par une table de vérité
 Le calcul algébrique est grandement facilité par l'utilisation des théorèmes de De
Morgan et de Shannon.
1- Théorème de Morgan
Le complément d'un produit est égal au produit des compléments:
et
 A tout produit logique du premier membre correspond une somme logique dans le second
membre
 A tout somme logique du premier membre correspondant un produit logique dans le
second membre
 Toute grandeur logique de premier membre correspond la grandeur complémentaire dans
le second membre
 les théorèmes de DEMORGAN peuvent être appliqué à des produit logiques (somme
logiques) comportant un nombre quelconque de variables
Exemple
Donner l’écriture de la fonction Sous forme d’une somme des produits
2- Théorème de Shannon
Le complément d'une fonction logique s'obtient en complémentant chacune des variables et en
permutant les opérateurs ET et OU :
f ( A , B , C ,+ ,.)=f ( A , B ,C ,+, .)
Exemple:
Soit la fonction F ( a ,b , c ) =a bc +a b c +abc +ab c . On peut utiliser l'associativité de l'addition

logique, la distributivité de la multiplication logique par rapport à l'addition logique et réécrire
l'expression précédente sous la forme:
F ( a ,b , c ) =( a . b . c+ a . b .c ) + a .b . c +a . b . c
¿ b . c +a . b . c +a . b . c
¿ b . ( c +a . c ) +a . b . c
16
LOGIQUES
En utilisant les autres propriétés: l'idempotence, l'élément neutre ...etc, on aboutit à l'expression
suivante:
F ( a ,b , c ) =b . ( c+ c ) . ( 1+a )+ a . b . c
¿ b+ a . b . c
¿ ( b+ b ) . a . c
¿a.c
Théoriquement, on peut obtenir ainsi l'expression simplifiée, mais le calcul algebrique n'est pas
toujours aisé, surtout lorsque le nombre des variables devient important. D'autre part, on n'est
jamais sûr que l'expression obtenue est la plus simple.
V- Représentation d’une fonction logique

Une fonction logique est une combinaison des variables Booléennes (binaires) reliées par
des opérateurs ET, OU et NON. Elle peut être représentée soit par une écriture algébrique, soit
par une table de vérité, soit par un tableau de Karnaugh, soit par un logigramme.
1- Représentation algébrique
Une fonction logique écrite sous forme algébrique, peut être représenté sous différentes formes :
somme, produit, somme canonique ou produit canonique.
a) Forme somme
Une fonction logique est écrite sous la forme de somme, si elle est constituée de plusieurs
termes reliés entre eux par l’opération OU
Exemple :
b) Forme produit :
Une fonction logique est écrite sous la forme de produit, si elle est constituée de plusieurs
facteurs reliés entre eux par l’opération ET
Exemple :
c) Forme somme canonique

Une fonction logique est écrite sous la forme de somme canonique, si toutes les variables
figurent dans chaque terme et si, dans chacun de ces termes, toutes les variables sont reliées entre
elle par l’opérateur ET. Ces termes se désignent sous le nom mintermes.
Exemple :
Soit les fonctions à trois variables A ,B,C
17
LOGIQUES
Toutes ces fonctions sont écrites sous forme de somme canonique sauf la fonction X3 car son
premier terme n’est pas un miniterme (puisque C n’apparait pas dans ce terme)
d) Forme produit canonique
Une fonction logique est écrite sous la forme de produit canonique, si toutes les variables
figurent dans chaque produit et si, dans chacun de ces termes, toutes les variables sont reliées
entre elle par l’opérateur OU. Ces termes se désignent sous le nom maxtermes.
Exemple :
Soit les fonctions à 4variables A ,B,C,D
La fonction X2 n’est pas sous forme de produit canonique car le premier produit ne contient pas
les variables C et D, donc ce n’est pas maxtermes.
 Table de vérité
Une table de vérité définit les relations entrée(s)/sortie(s) en faisant la liste de toutes les
possibilités, une ligne à la fois dans la table.
Une table de vérité contient 2N lignes, avec N correspond au nombre des variables d’entrée.
Si on a N entrées et M sorties (N+M) colonnes dans la table de vérité.
Une expression logique X (A, B, C,…) fonction A, B, C….peut être représenté par une
table de vérité. Cette table donne les valeurs que peut prendre X suivant les différentes
combinaisons des variables A, B, C….
Exemple :
Soit la table de vérité suivante à trois variables A, B, C
A B C X
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 0
L’expression algébrique de la fonction X est donnée par la somme des mintermes des
trois variables A, B, C relatifs à chaque case de X=1
On note qu’une table de vérité donne l’expression de X sous forme de somme canonique.
18
LOGIQUES
 Le logigramme
C’est une méthode graphique basée sur les symboles des portes logiques.
Exemple :
Soit la fonction logique S, impliquant les variables logiques A, B et C, telle que F soit définie par
l’équation :
Le circuit logique (logigramme) correspondant à cette fonction est le suivant :

A
S
C
 Tableau de Karnaugh
Le tableau de Karnaugh est un moyen simple de représenter une expression (ou fonction)
booléenne comportant un nombre donné de variables.
Construction du tableau de Karnaugh :
Pour N variables booléennes :
 Le tableau comporte 2N cases.
 Chaque case représente un produit binaire.
 Pour inscrire une fonction une fonction logique dans un tableau de Karnaugh, celle-ci
doit se présenter sous forme d’une somme de produits logiques.
 Dans chaque case de tableau, on inscrit 1 ou 0 selon la présence ou non de la forme
canonique de la fonction du terme correspondant.
 On passe d’une case à la case adjacente en changeant l’état d’une seule variable.
 On passe d’une colonne à une colonne suivante (respectivement d’une ligne à une ligne
suivante) en changeant l’état d’une seule variable (par le code Gray).
Exemple :
ab
00 01 11 10
c
0 1 0 0 0
1
1 1 0 1
Remarque :
19
LOGIQUES
Les cases extrêmes d’un tableau de Karnaugh doivent être considérées comme adjacentes comme
si le tableau était en fait un cylindre développé.
VI-Simplification des fonctions logiques

La simplification d’une fonction consiste à obtenir son expression la plus compacte possible afin
de minimiser le nombre d’opérateurs logiques nécessaires à sa réalisation.
On distingue deux méthodes de simplification :
 Méthode algébrique (Algèbre de Boole).
 Méthode graphique (Tableau de Karnaugh).
Mais la méthode la plus rapide et la plus sûr est la simplification par les tableaux de Karnaugh
1- Méthode algébrique
Les théorèmes de l’algèbre de Boole étudiés précédemment peuvent nous être utiles pour
simplifier une expression logique. Pour cela prenons quelque exemple
Exemple 1
Exemple 2
2- Méthode graphique : simplification par tableau de Karnaugh
Cette méthode repose sur l’utilisation des tableaux de Karnaugh.
a) Tableau de Karnaugh
C'est une table de vérité à deux dimensions. L'intersection d'une ligne avec une colonne constitue
une case. Les variables sont divisées en deux groupes: des variables lignes et des variables lignes
et des variables colonnes. Le tableau est construit tel que deux cases adjacentes correspondent à
deux combinaisons adjacentes.
Voila des exemples de tableaux de Karnaugh représentants 2, 3, 4 ou 5 variables logiques

d’entrée:
x xy
0 1 00 01 11 10
y z
0 0
1 1
Tableau à 2 variables Tableau à 3 variables
xy xyz 000 001 011 010 110 111 101 100

00 01 11 10
zt tu
00 00
01 01
11 11
10 10
Tableau à 4 variables Tableau à 5 variables
20
LOGIQUES
b) Règles de regroupement
1. On ne regroupe que les points vrais de la fonction qui sont adjacents (contenant des 1).
2. On ne peut regrouper que 2k cases adjacentes (nombre pair).
3. Un point vrai peut être utilisé plusieurs fois dans des groupements différents.
4. On doit utiliser au moins une fois tout les points vrais de la fonction.
5. On doit rechercher les groupements les plus grands possible pour minimiser le nombre
des variables utiles.
6. Si une fonction est exprimée avec N variables, un regroupement de 2 k cases conduit à un
terme produit simplifié de (N – k) variables. Les k variables éliminés sont celle qui ont
varié dans le regroupement.
7. La fonction simplifiée est la réunion des différents regroupements.
c) Simplification par les tableaux de Karnaugh

Pour 3 variables d’entrée : (a, b et c) Pour 4 variables
d’entrée : (a, b, c et d)
Etats possible pour

l’entrée b et c
bc 00 01 11 10 cd 00 01 11 10
a ab
On utilise
Etats possible 0 0 1 1 1 00 0 1 1 1
obligatoirement
pour l’entrée a 1 0 1 0 0 01 0 1 0 0
Le code Gray
11 1 0 1 1
10 1 0 1 0
d) Principe de simplification
- Réaliser des groupements de ‘1’ adjacents, dans l’ordre, par 16, 8, 4 ,2 ou 1. Il faut
toujours s’arranger à regrouper le maximum de ‘1’ pour diminuer la taille des termes.
- Lorsqu’il ne reste plus de ‘1’ isolé, les regroupements sont terminés.
- L’équation simplifiée est déduite de ces groupements
- Il et également possible et c’est parfois facile de regrouper les états 0 de la fonction F et
de considérer que nous étudions

Exemples :
bc 00 01 11 10 cd 00 01 11 10
a ab
0 0 1 1 1 00 1 0 0 1
1 1 0 0 0 01 1 0 0 1
S1=a .b .c + a. c +a . b
11 1 0 0 1
10 1 0 0 1 21
S2=d
LOGIQUES
cd 00 01 11 10 cd 00 01 11 10
ab ab
00 1 0 0 1 00 0 1 1 1
01 0 0 0 0 01 0 0 1 1
11 0 0 0 0 11 0 0 1 1
10 1 0 0 1 10 0 1 1 1
S3=b . d S4 =c +b . d
22
SYSTÈMES
CHAPITRE
3
Les circuits logiques combinatoires
Vue d’ensemble
Ce chapitre étudie les caractéristiques de quelques circuits logiques combinatoires
Objectifs
L’objectif de ce chapitre est de permettre aux étudient d’être capable de
 Etudier les différents circuits logiques combinatoires

 Maitriser le calcule de table de vérité, l’identification des équations logiques de sorites,
la représentation de logigramme de différents circuits combinatoire
 Connaitre les circuits intégrés de systèmes combinatoires
Durée
 1.5H
Sommaire
III.1Introduction
III.2Définition
III.3Les Codeurs
III.4les Décodeurs
III.5 Transcodeur
III.6 Multiplexeur
III.7 Démultiplexeur
III.8Comparateur
III.9Les Additionneurs et les soustracteurs
CHAPITRE 3 : LES CIRCUITS LOGIQUES COMBINATOIRES
I- Introduction
La transmission de données nécessite fréquemment des opérations de conversion, de
transpostage et d’aiguillage. On utilise pour cela des circuits combinatoires. Pour réaliser un
circuit logique combinatoire, le concepteur doit utiliser plusieurs portes logiques élémentaires.
Pour faciliter sa tache, les fabricants fournissent des circuits sous forme intégrés comportant
chacun plusieurs portes à des degrés d’intégration différents.
Il existe plusieurs dispositifs logiques combinatoires couramment utilisé dans les systèmes
numériques. On peut citer les codeurs, les décodeurs, les transcodeurs, les multiplexeurs, les
démultiplexeurs, les comparateurs …
II- Définition
La logique combinatoire concerne l'étude des fonctions dont la valeur de sortie ne dépend que
de l'état logique des entrées se traduisant par une modification de la valeur des sorties et non
pas non plus de ses états antérieurs : à chaque combinaison des variables d'entrée correspond
toujours une seule combinaison des fonctions de sortie.
x1 S1
x2 Circuits S2
x3 S3
Combinatoires
xn Sn
III- Les Codeurs
1- Définition
Le codeur (ou encodeur) est un circuit logique qui possède 2N voies entrées, dont une seule
est activée et N voies de sorties. Il fournit en sortie le code binaire correspondant.
Fig. Schéma fonctionnel d’un codeur

2- Principe d’un codeur 4 voies d’entrées et 2 bits de sortie
a) Schéma fonctionnel
4 entrées dont une seule Représentation

est activée à la fois binaire de l’entrée
M≤ 2n activée (n bits)
Fig. Schéma fonctionnel d’un codeur 4 voies d’entrées et 2 bits de sortie
Hewlett-Packard 22
b) Table de vérité
Entées Sorties
Codage 1 parmi 2n Nombre binaire de n bits
A3 A2 A1 A0 S1 S0
0 0 0 1 0 0
0 0 1 0 0 1
0 1 0 0 1 0
1 0 0 0 1 1
c) Equation des sorties

S1=1 si (A2=1) ou (A3=1) ; S1=A2+A3
S0=1 si (A1=1) ou (A3=1) ; S0=A1+A3
d) Logigramme
Si nous activons simultanément les entrées A1 et A2 du codeur ci-dessus, les sorties

S1S0 présente le nombre 11 qui ne correspond pas au code de l'une ou de l'autre des entrées
activés. C'est plutôt le code qui représente l'activation de A3.
Pour résoudre ce problème on utilise un codeur de priorité qui choisit le plus grand nombre
lorsque plusieurs entrées sont activées à la fois.
Exemple, lorsqu’A1 et A2 sont activées simultanément S1S0 sera égale à 10 qui représentent
l'activation de A0
3- Codeur de priorité
C’est un dispositif qui réalise le codage du numéro le plus élevé dans le cas ou plusieurs
entrées seraient actionnées. Pour cette raison, ce codeur possède des circuits logiques en plus,
de sorte que le code de sortie choisi quand deux entrés sont actives soit celui qui correspond
au nombre supérieur
Table de vérité
Entrées Sorties
Hewlett-Packard 23
0 0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0 1 0 0 0 1
0 0 0 0 0 0 0 1 X 0 0 1 0
0 0 0 0 0 0 1 x x 0 0 1 1
0 0 0 0 0 1 x x x 0 1 0 0
0 0 0 0 1 x x x x 0 1 0 1
0 0 0 1 x x x x x 0 1 1 0
0 0 1 X x x x x x 0 1 1 1
0 1 x X x x x x x 1 0 0 0
1 x x X x x x x x 1 0 0 1
4- Codeurs en circuits intégrés
a) codeur BCD de priorité 74147

Le circuit intégré 74147 est un codeur de priorité à 9 entrées. Il est actif à l’état bas et produit
à la sortie le code BCD inversé.
Table de vérité
Entrées Sorties
0 X x X x x X x x 0 1 1 0
1 0 x X x x X x x 0 1 1 1
1 1 0 X x x X x x 1 0 0 0
1 1 1 0 x x X x x 1 0 0 1
1 1 1 1 0 x X x x 1 0 1 0
1 1 1 1 1 0 X x x 1 0 1 1
1 1 1 1 1 1 0 x x 1 1 0 0
1 1 1 1 1 1 1 0 x 1 1 0 1
1 1 1 1 1 1 1 1 0 1 1 1 0
1 1 1 1 1 1 1 1 1 1 1 1 1
Les sortie de 71747 sont à 1 quand aucune des entrés n’est à son niveau vrai (bas), cela
correspond au code inversé du chiffre 0.
Pour obtenir le code B.C.D à partir des sorties de 74147, il faut ajouter un inverseur à chacune
des sorties.
b) codeur prioritaire à 3 bits 74148

Le 74148 est un codeur de priorité à huit entrés, actifs à l’état bas. Le code de sortie est
un code en binaire inversé. C’est un codeur très utile car il permet non seulement le codage
d’un nombre à huit entrées mais un nombre supérieur.
 Table de vérité
Hewlett-Packard 24
Entrées sorties
1 x X x x x x x x 1 1 1 1 1
0 0 X x x x x x x 0 0 0 0 1
0 1 0 X x x x x x 0 0 1 0 1
0 1 1 0 x x x x x 0 1 0 0 1
0 1 1 1 0 x x x x 0 1 1 0 1
0 1 1 1 1 0 x x x 1 0 0 0 1
0 1 1 1 1 1 0 x x 1 0 1 0 1
0 1 1 1 1 1 1 0 x 1 1 0 0 1
0 1 1 1 1 1 1 1 0 1 1 1 0 1
0 1 1 1 1 1 1 1 1 1 1 1 1 0
 Schéma interne du circuit intégré
Fig : Schéma interne du circuit intégré

Ce codeur possède en plus des entres classiques du codeur de priorité, trois broches
supplémentaires , et . Le rôle de chacune de ces broches est décrit ainsi
 Si l’entré ,alors le codeur n’est pas validé et les sorties
sont à 1 quelles que soient les entrés.
 Si l’entré ,alors le codeur est validé et fournit le code correspondant à

l’entrée prioritaire qui se trouve à l’état bas
Hewlett-Packard 25
 Si l’entré , et si toutes les entrés Ii sont à 1(pas d’informations sur les
entrées), alors l sortie est à l’état bas.
 Les conditions et ,indiquent la présence d’au moins une

information sur une entrés
Mise en cascade de circuits intégrés 74148

Pour réaliser le codage binaire dans un système à plus de huit entrées, on peut mettre plusieurs
codeurs 74148 en cascade.
Exemple : Réalisation d’un codeur prioritaire à 4 bits par assemblage de deux codeurs à 3 bits
:
Fig : Réalisation d’un codeur prioritaire à 4 bits par assemblage de deux codeurs à 3
bits 74148
IV-Les Décodeurs
1- Définition et fonctionnement
Un décodeur est un circuit logique combinatoire qui a une entrée binaire de n bits permettant
2n combinaisons et M sorties telles que 2n≥M.
Fig : schéma fonctionnel de décodeur

Suivant le type de décodeur, la sortie peut traduire deux fonctions:
 Convertisseur de code à un code de sortie d'entrée correspond un code de
sortie.
Exemple: Un décodeur binaire octal possède 3 bits d'entrés permettant 2 3=8 combinaisons
pour activer chacun des 8 sortie de l'octal.
Hewlett-Packard 26
 Sélecteur de sortie: Une seule sortie parmi les M disponibles est activée à la
fois en fonction de la valeur binaire affichée à l'entré. Ces fonctions permettent d'activer
(sélectionner) un circuit intégré parmi plusieurs.
2- Principe d’un décodeur 1 parmi 4

Pour pouvoir activer toutes les 4 voies on a besoin de 2 bits à l'entrée car c'est 22=4
2 bits permettant 22=4 combinaison Une seule sortie parmi les 4
permettant sortie parmi
22=4 les 4 est
combinaison activée à la
fois
Fig Schéma de principe
a) Table de vérité
Table de fonctionnement
Code binaire d’entrée Codage 1 parmi 4 sorties
E1 E0 S3 S2 S1 S0
0 0 0 0 0 1
0 1 0 0 1 0
1 0 0 1 0 0
1 1 1 0 0 0
b) Equations de sorties
c) Logigramme
Remarque:
Certains n'utilisent pas toute la gamme de 2 n combinaisons d'entrées possibles. C'est le cas du
décodeur DCB décimal qui a 4 bits d'entrée et 10 sorties donc une seule est active dans
chacune des 10 représentations du DCB
3- Synthèse de décodeurs DCB 7segments
Hewlett-Packard 27
Les 10 chiffres décimaux (0 à 9) et parfois les caractères de l'hexadécimal (A à F) peuvent être

configurés au moyen de 7 segments (voir ci-dessous). Chaque segment est constitué d'un
matériau qui émet de la lumière lorsqu'il est traversé par un courant. Les matériaux les plus
utilisés sont les LED et les filaments incandescents.
Figure disposition des 7 segments
a) Table de vérité
Entrées Sorties
A B C D E F G Affichage
0 0 0 0 1 1 1 1 1 1 0 0
0 0 0 1 0 1 1 0 0 0 0 1
0 0 1 0 1 1 0 1 1 0 1 2
0 0 1 1 1 1 1 1 0 0 1 3
0 1 0 0 0 1 1 0 0 1 1 4
0 1 0 1 1 0 1 1 0 1 1 5
0 1 1 0 0 0 1 1 1 1 1 6
0 1 1 1 1 1 1 0 0 0 0 7
1 0 0 0 1 1 1 1 1 1 1 8
1 0 0 1 1 1 1 0 0 1 1 9
b) Équations logiques de sorties
4- décodeurs en circuit intégrés :
a) décodeur B.C.D 7442

Le décodeur B.C.D est un décodeur à quatre bits d’entrée et à dix sorties, l’une d’entre elles
étant seule validée à zéro. Les dix combinaisons de sortie sur les seize possibles sont
employées pour désigner les dix chiffres décimaux 0 à 9.
Hewlett-Packard 28
Table de vérité
Entrées sorties
D C B A
0 0 0 0 1 1 1 1 1 1 1 1 1 0
0 0 0 1 1 1 1 1 1 1 1 1 0 1
0 0 1 0 1 1 1 1 1 1 1 0 1 1
0 0 1 1 1 1 1 1 1 1 0 1 1 1
0 1 0 0 1 1 1 1 1 0 1 1 1 1
0 1 0 1 1 1 1 1 0 1 1 1 1 1
0 1 1 0 1 1 1 0 1 1 1 1 1 1
0 1 1 1 1 1 0 1 1 1 1 1 1 1
1 0 0 0 1 0 1 1 1 1 1 1 1 1
1 0 0 1 0 1 1 1 1 1 1 1 1 1
On note que pour toute combinaison supérieur à 9 (1001) à l’entrée, aucune sortie n’est
validée (toutes les sorties sont à l’état haut).
b) Décodeurs de grande capacité
Compte tenu du nombre limité de connexions sur un circuit intégré, il est souvent utile de
mettre en cascade les décodeurs pour permettre le décodage d’un grand nombre de
combinaisons. Grace aux entrés de validation, on peut augmenter notablement la capacité du
système de décodage.
Exemple :
Réaliser un décodeur 1 parmi 16 à l’aide de décodeurs 1 parmi 8
Solution
Accroissement de capacité de décodage par assemblage de deux décodeurs 3 bits pour réaliser
un seul décodeur à 4 bits. Deux décodeurs traitent en parallèle les bits c 2 , c1 , c0 . Le bit c3
sélectionne les sortis celui qui doit être actif
Hewlett-Packard 29
V- Transcodeur
1- Définition
Un transcodeur transforme une information disponible en entrée sous forme donnée
(généralement un code) en la même information, mais sous une autre forme (généralement un
autre code).
Il existe trois types de transcodeurs :
Les deux plus importantes applications des transcodeurs sont : la conversion de code et
l’affichage par segment.
2- Conversion de code
a) transcodeur binaire Gray
Pour passer d’un code à un autre, on utilisera un convertisseur de code. A titre d’illustration
nous allons étudier le transcodeur binaire Gray.
Cherchons le circuit d’un transcodeur qui permet de convertir le code binaire 2 bits par
exemple en code Gray.
Hewlett-Packard 30
Table de vérité
ENTREES SORTIES
B1 B0 G1 G0
0 0 0 0
0 1 0 1
1 0 1 1
1 1 1 0
Equations de sorties
Logigramme
B1 B2
G1
G0
3- transcodeur BCD – 7 segments

Un domaine d’application considérable des transcodeurs est celui de la conversion de donné
binaire en une forme se prêtant à un affichage numérique. Les dix chiffres 0 à9 sont affichés
au moyen d’un dispositif appelé afficheur à 7 segment lumineux qui sont des diodes
électroluminescentes (D E L).les variables A,B,C,D sont écrites en BCD les variables de
sortie a,b,c,d,e,f,g correspondent à chacun des segments de l’afficheur.
Fig schéma fonctionnel de transcodeur BCD 7 segment
Table de vérité
Chiffre
ABCD a b c d e f g
s
Hewlett-Packard 31
0 0000 1 1 1 1 1 1 0
1 0001 0 1 1 0 0 0 0
2 0010 1 1 0 1 1 0 1
3 0011 1 1 1 1 0 0 1
4 0100 0 1 1 0 0 1 1
5 0101 1 0 1 1 0 1 1
6 0110 1 0 1 1 1 1 1
7 0111 1 1 1 0 0 0 0
8 1000 1 1 1 1 1 1 1
9 1001 1 1 1 1 0 1 1
Pour obtenir les équations logiques de ce transcodeur, il faut établir le diagramme relatif à
l’expression de chaque segment. On aura sept diagrammes. Etant donné que les 0 sont moins
nombreux que les 1 dans ce diagramme de a,b,c,d,e,f,g correspondant à l’extinction des
segments.
1 0 1 1 1 1 1 1
0 1 1 0 1 0 1 0
X X X X X X X X
1 1 X X 1 1 X X
1 1 1 0 1 0 1 1
1 1 1 1 0 1 0 1
X X X X X X X X
1 1 X X 1 0 X X
1 0 0 1 1 0 0 0
0 0 0 1 1 1 0 1
X X X X X X X X
1 0 X X 1 1 X X
0 0 1 1
1 1 0 1
X X X X
1 1 X X
Hewlett-Packard 32
b) Transcodeur B .C.D- 7 segments en circuits intégré : MC-144495

Le MC-144495 est un transcodeur très souvent utilisable avec les afficheurs 7 segments.
Les sorties de ce transcodeurs et actives à l’état haut, pour cela il faut utiliser des afficheurs 7
segments à cathodes communes (la cathode commune est relié à la masse)
Symbole logique
Table de vérité :
fonctionnement
0 X X Les 7 segments sont allumés
1 0 X Les 7 segments sont éteints
1 1 1 Verrouillage des 7 segments sur le code d’entrée
1 1 0 Affiche en hexadécimal le code d’entrée
VI-Multiplexeur
1- Définition
Le multiplexeur (MUX) est un sélecteur de données qui permet d’aiguiller à l’aide des
entrées de sélection (C1, C2,…, Cn) des données de provenances diverses (E1, E2,…, En) vers
une seule sortie S. L’entrée sélectionnée est définie par son adresse.
Figure : Multiplexeur 2n vers 1

Table de vérité
Décimale Cn C2 C1 S
0 0 0 0 E0
1 0 0 1 E1
2 0 1 0 E2
Hewlett-Packard 33
3 0 1 1 E3
2n-1 1 1 1 En
2- Applications des multiplexeurs :

 Conversion parallèle/série : aiguiller les informations présentes en parallèle à l’entrée
du MUX en des informations de type série en sortie ; toutes les combinaisons
d’adresses sont énumérées une par une sur les entrées de sélection.
 Réalisation de fonctions logiques : toute fonction logique de N variables est réalisable
avec un multiplexeur de 2N vers 1
3- Multiplexeur à 4 entrées (4-vers-1)
Un multiplexeur 4 vers 1 est un circuit logique qui est formé de 4 entrées E 0, E1, E2, E3 qui
sont transmises selon le choix indiqué par l’une des quatre combinaisons possibles des
sorties de sélection C0 et C1
Décimal
C0 C1 S
e
0 0 0 E0
1 0 1 E1
2 1 0 E2
3 1 1 E3
Equation boolienne de sortie
Circuit logique
4- Multiplexeur en circuit intégré :
 Multiplexeur 4-vers-1 : 74153

Hewlett-Packard 34
VII- Démultiplexeur
1- Synthèse de démultiplexeur
Le démultiplexeur réalise l’inverse d’un MUX : il aiguille une seule entrée vers une parmi 2 n
vois de sorties. Les démultiplexeur fonctionnent comme un commutateur. Ils comportent une
entrée de donné E, n entrées de sélection (C1, C2,…, Cn) et 2n sorties (S1, S2,…, S2n)
Figure : Démultiplexeur 1 vers 2n

Les démultiplexeurs sont surtout utilisés dans les conversions série - parallèle. Ils peuvent
aussi faire office de décodeur.
Table de vérité
Décimale Cn C2 C1 S1 S2 S2n
0 0 0 0 E 0 0
1 0 0 1 0 E 0
2 0 1 0 0 0 0
3 0 1 1 0 0 0
0
2n-1 1 1 1 0 0 E
Remarque
Dans certains cas on trouve :
à 1 lorsqu’elles ne sont pas sélectionnées à la place de 0
à la palace de E dans les Si, lorsqu’elles sont sélectionnés.

2- Démultiplexeur en circuit intégré
Démultiplexeur (décodeur) 8-vers-1 :74138
Décodeur /démultiplexeur : 74154
VIII- Comparateur
C’est un circuit permettant de comparer 2 mots de n bits chacun en indiquant sur ses sorties
S1, S2 ou S3 si le premier mot est égal, plus grand ou plus que le second
1- Comparateur 2 bits
Hewlett-Packard 35
a0
a1 S1(A=B)
Comparateur S2(A>B)
b0 S3(A<B)
b1
Fig : schéma fonctionnel de comparateur 2 bits
Table de vérité
b1 b0 a1 a2 S1 S2 S3
0 0 0 0 1 0 0
0 0 0 1 0 1 0
0 0 1 0 0 1 0
0 0 1 1 0 1 0
0 1 0 0 0 0 1
0 1 0 1 1 0 0
0 1 1 0 0 1 0
0 1 1 1 0 1 0
1 0 0 0 0 0 1
1 0 0 1 0 0 1
1 0 1 0 1 0 0
1 0 1 1 0 1 0
1 1 0 0 0 0 1
1 1 0 1 0 0 1
1 1 1 0 0 0 1
1 1 1 1 1 0 0
Equations logiques de sorties
2- Circuit intégrés
74 85 TTL (8bits)
54 85 TTL (8bits)
40 85 CMOS (8bits)
IX-les Additionneurs et les soustracteurs

1- Addition binaire
a) Demi-additionneur
Hewlett-Packard 36
Addition et soustraction sont deux opérations arithmétiques de base. Commençons par

l'addition de deux nombres binaires, la soustraction sera étudiée dans le prochain paragraphe.
En base 2 l'addition de deux bits s'écrit :
{
0+0=00
0+1=01
1+0=01
1+1=10
Comme en décimal, nous devons donc tenir compte d'une éventuelle retenue (carry). La
figure ci-dessous montre la décomposition de l'addition de deux nombres binaires de quatre
bits.
a3 a2 a1 a0 Nombre A
+b3 b2 b1 b0 Nombre B
s3 s2 s1 s0 Somme S=A+B
r3 r2 r1 r0 Retenues
FIG : décomposition de l'addition de deux nombres binaires de quatre bits.
L'addition des deux bits de plus bas poids (LSB : Least Significant Bit) a0 et b0, donne un
résultat partiel s0 et une retenue r0. On forme ensuite la somme des deux bits a1 et b1 et de la
retenue r0.
Nous obtenons un résultat partiel s1 et une retenue r1. Et ainsi de suite, nous obtenons
un résultat sur quatre bits S et une retenue r3.
Considérons la cellule symbolisée sur la figure suivante, comptant deux entrées A et B, les
deux bits à sommer, et deux sorties D le résultat de la somme et C la retenue.
A C
Additionneur
B D
Fig : Demi-additionneur (2bits)
Ce circuit, qui permettrait d'effectuer l'addition des deux bits de plus bas poids est appelé
demi-additionneur (Half-Adder). Ecrivons la table de vérité de celui-ci :
Table de vérité
A B C D
0 0 0 0
0 1 0 1
Hewlett-Packard 37
1 0 0 1
1 1 1 0
Equations des sorties
Si nous écrivons ces deux fonctions sous leur forme canonique il vient :
{D=C=A . B+A . BA . B
Nous reconnaissons pour la sortie D une fonction OU exclusif, donc :
{D= A⊕B
C= A . B
Logigramme
Ce qui peut être réalisé par le circuit schématisé sur le logigramme de la figure suivante.
A
D
B
C
Fig : logigramme de Demi-additionneur
2- Additionneur
Il faut en fait tenir compte de la retenue des bits de poids inférieurs, un circuit additionneur
doit donc comporter trois entrées et deux sorties, comme représenté sur la figure suivante.
A S
B Additionneur
R C
Fig : Additionneur à trois entrées et deux sorties

Ce serait possible en combinant deux demi-additionneurs comme présenté par la figure 5. En
pratique pour minimiser le nombre de composants, ou de portes dans un circuit intégré, un tel
additionneur est réalisé directement.
R S
Demi-additionneur
C2
A
C
S1
Demi-additionneur
B
C1
Fig : schéma fonctionnel d’un additionneur complet
Hewlett-Packard 38
Les entrées A et B représentent les bits à additionner et R le report de la retenue de l'addition

des bits de poids inférieurs. La sortie S représente le résultat de la somme et C la retenue. La
table de vérité de ce circuit est la suivante :
Table de vérité
A B R S C
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
Equation logiques de sorties
A partir de cette table nous pouvons écrire pour S et C les expressions booléennes suivantes :
{C=A
S= A . B . R+ A . B . R+ A . B . R + A . B . R
. B . R + A . B . R + A . B . R+ A . B . R
Nous pouvons simplifier l'expression de C en utilisant un tableau de Karnaugh :
AB
R 00 01 11 10
0 1
1 1 1 1
Nous en déduisons :
C=AB+AR+BR
Le bit de carry est égal à 1 si au moins deux des entrées sont à 1. D'autre part, nous pouvons
remarquer qu'intervertir les 0 et les 1 dans la table 2 revient à permuter les lignes 1 et 8, 2 et 7,
3 et 6, 4 et 5. La table de vérité reste globalement invariante par inversion des entrées et des
sorties, nous avons donc :
C= A . B+ A . R+ B . R
A partir de cette relation, qui peut également être démontrée en appliquant l’algèbre de Boole,
nous pouvons écrire :
{
A .C= A . B . R
B . C=A . B . R ⇒ ( A+ B+C ) .C= A . B . R+ A . B . R+ A . B . R
R . C=A . B . R
Hewlett-Packard 39
Ce qui nous permet de réécrire l'expression de S :

S= ( A +B+ R ) .C + A . B . R
La figure 7 donne un exemple de réalisation d'un additionneur 1 bit basé sur deux portes AOI
(AND OR INVERT), c'est-à-dire un ensemble de portes ET suivies d'une porte NON-OU.
Logigramme
Fig : logigramme d’un additionneur complet
3- Soustraction
a) Demi-soustracteur
La table de vérité pour un demi-soustracteur (ne tenant pas compte d'une éventuelle retenue
provenant des bits de poids inférieurs) est la suivante :
Table de vérité
A B D C
0 0 0 0
0 1 1 1
1 0 1 0
1 1 0 0
Equations logiques de soties
Hewlett-Packard 40
Où D représente le résultat de la soustraction A − B et C la retenue. Nous en déduisons les

expressions logiques définissant D et C :
{D= A . B+C=AA ..B=A

B
⊕B
Logigramme
A
D
B
Fig : Logigramme un demi soustracteur

Nous pourrions maintenant étudier un soustracteur prenant en compte la retenue. Nous allons
plutôt tirer parti de certaines propriétés de la numération binaire pour traiter de la même
manière l'addition et la soustraction.
b) Additionneur-soustracteur
Nous savons qu'avec un mot de n bits nous pouvons représenter un entier positif dont la
valeur est comprise entre 0 et 2 n − 1. Le complémentaire d'un mot de n bits est obtenu entre
prenant le complément de chacun des n bits. Ainsi, si nous sommons un nombre et son
complément nous obtenons un mot dont tous les bits sont à 1. C'est-à-dire :
n
A+ A=2 −1
Attention : dans ce paragraphe le signe + représente l'opération addition et non la fonction
logique OU. Nous pouvons encore écrire :
n
− A=A +1−2
Mais sur n bits l'entier 2n est identique à 0 :
n
2 ≡0( n bits)
C'est-à-dire qu'il est possible d’écrire un nombre entier négatif comme le "complément à 2" de
sa valeur absolue :
− A=A +1
Nous reviendrons sur les divers codages des entiers signés plus tard. Nous pouvons utiliser
cette propriété pour écrire la soustraction de deux mots de n bits sous la forme suivante :
n
A−B= A+ B+1−2 ≡ A +B+ 1(n bits)
Hewlett-Packard 41
Ce résultat conduit au schéma de principe présenté sur la figure 13 combinant les fonctions
addition et soustraction. Celui-ci est basé sur l'emploi d'un additionneur n bits et d'un
multiplexeur à deux lignes d'entrée. Nous étudierons ce type de circuit un peu plus loin dans
ce chapitre. Selon le code opération O (0 pour une addition et 1 pour une soustraction) ce
multiplexeur permet de sélectionner une des deux entrées, B ou son complémentaire. Le code
opération est également injecté sur l'entrée report de retenue de l'additionneur. Pour simplifier
le schéma et éviter de représenter n lignes de connexion parallèles, on ne matérialise qu'une
seule ligne. Celle-ci est barrée et accompagnée d'une valeur qui indique le nombre réel de
connexions.
Fig : additionneur soustracteur
Hewlett-Packard 42
SYSTÈMES
CHAPITRE
4
Les machines à nombres finis d’états
Vue d’ensemble
Ce chapitre présente les systèmes séquentiels et plus précisément les machines à nombres
finis d’états
Objectifs
A la fin de ce chapitre, vous devez être capable:

– Connaitre le principe des graphes d’états et des tables d’états
– D’expliquer le principe des machines de MOORE et de MEALY
– Maitriser les étapes d'analyse de Machine d'état
Durée
 1.5H
Sommaire
I. Introduction
II. Définition
III. Les machines à nombres finis d’états
IV. Méthode de synthèse de Huffman-Mealy
V. Application
CHAPITRE 4 : LES MACHINES À NOMBRES FINIS D ÉTATS
I- Introduction
La différence essentielle entre une fonction combinatoire et une fonction séquentielle
réside dans la capacité de cette dernière de «se souvenir» des événements antérieurs: une
même combinaison des entrées, à un certain instant, pourra avoir des effets différents suivant
les valeurs des combinaisons précédentes de ces mêmes entrées.
Pour traduire cet effet de mémoire on introduit la notion d’état interne de la fonction,
l’action des entrées est alors de provoquer d’éventuels changements d’état, la situation qui
suit le changement de l’une des entrées dépend de l’état précédent. Si le nouvel état est
différent du précédent on dit qu’il y a eu une transition.
II- Définition
Les systèmes séquentiels peuvent être différenciés en fonction de leur mode de
fonctionnement qui peut être synchrone ou asynchrone. Dans le mode synchrone, les
éléments de mémorisation sont des bascules. Les modifications d'état du système ne peuvent
donc intervenir qu'à des instants très précis déterminés par des signaux d'horloge. Par contre,
dans le mode asynchrone, la fonction de mémorisation est réalisée par de simples boucles de
rétroaction. L'évolution des états ne dépend donc que des modifications intervenant sur les
entrées Ei de la machine.
Comme illustré sur la Figure 1a et Figure 1b, ces systèmes séquentiels peuvent donc être
représentés par deux modèles différents :
Ei Si Ei Si
Réseau combinatoire Réseau combinatoire
Qi Qi
Bascules
Horloge
Figure 1a : système séquentiel synchrone Figure 1b : système séquentiel asynchrone

Ei : les entrées de la machine
Si : les sorties de la machine
Qi : les états
III- Les machines à nombres finis d’états

1- Définition
43
Une machine à états (M.A.E.) en anglais Finite State Machine (F.S.M.) est un système
dynamique, qui peut se trouver, à chaque instant, dans une position parmi un nombre fini de
positions possibles. Elle parcourt des cycles, en changeant éventuellement d’état lors des
transitions actives de l’horloge. L’architecture générale d’une machine à état est présentée ci-
dessous.
2- Architectures des machines
Suivant la façon dont les sorties dépendent des états et des commandes, on distingue
deux types de machines à états: les machines de Moore et les machines de Mealy. Dans les
premières les sorties ne dépendent que de l’état actuel, pour les secondes les sorties
dépendent de l’état actuel et des entrées.
a) Les machines de Moore

Dans une machine de Moore, la sortie ne dépend que de l’état de la machine : elle ne
change que lors d’un changement d’état. Les sorties sont synchrones avec les transitions
d’état et les fronts d’horloge
Logique du prochain état Logique de sortie
Entrée Excitation Etat présent Entrée
F Mémoire G
Horloge
(CLK)
Fig : représentation de la machine de Moore

Prochain état = F (état présent, entrées)
Sortie = G (état présent, entrées)
b) Les machines de Mealy

Dans une machine de Mealy, la sortie est calculée en fonction de l’état Présent et de la
valeur présente des entrées : les sorties peuvent changer immédiatement après un changement
des entrées, indépendamment de l’horloge
44
Logique du prochain état Logique de sortie

Entrée Excitation Sortie
F Mémoire
Etat présent
G
Horloge
(CLK)
Fig : représentation de la machine de Mealy
Prochain état = F (état présent, entrées)

Sortie = G (état présent, entrées)
IV-Méthode de synthèse de Huffman-Mealy

Dans cette partie, nous généraliserons les concepts évoqués précédemment afin de permettre
le passage d'un cahier des charges quelconque au circuit correspondant. De plus nous
établirons des règles de minimisation permettant d'optimiser le nombre de bascules utilisées
pour la réalisation du circuit.
La méthode proposée, connue sous le nom de méthode d'Huffman-Mealy se décompose en
plusieurs étapes.
Ces étapes sont les suivantes :
 Modélisation du cahier des charges
 Graphe d'état
 Table d'état
 Minimisation du nombre d'états
 Règles de minimisation
 Détermination du nombre de bascules minimum
 Codage
 Codage des états
 Codage des entrées de bascules
 Synthèse
 Synthèse des entrées de bascules et des sorties de la machine
 Implantation technologique (mapping)

45
1- Modélisation du cahier des charges

Le cahier des charges d'un système est généralement donné en langage courant.
Exemple :
Le système considéré a une entrée (E) et une sortie (S). Il reçoit sur son entrée des bits
arrivant en série. La sortie (S) doit passer à 1 chaque fois qu'une séquence 010 apparaît sur
l'entrée (E) puis repasser à 0 sur le bit suivant quel que soit sa valeur.
Pour faire la synthèse d'un tel cahier des charges, la première étape est de le modéliser.
a) Graphe d’état
Le modèle généralement utilisé pour représenter le cahier des charges d'un système est un
graphe appelé graphe d'état ou graphe de fluence. Les nœuds de ce graphe représentent les
états, un nom symbolique étant affecté à chacun des états. Les arcs du graphe sont orientés. Ils
représentent les possibilités de passage entre états. Ces changements d’états se font sur un
front d’horloge en fonction des valeurs d’entrée. La structure générale du graphe représentant
l'évolution des états d’une machine ayant une entrée E est représentée sur la Figure 2.
E=0 B
C
E=1
Figure 2 : Structure générale du graphe d'état d'un système séquentiel synchrone

Les caractéristiques de ces graphes sont les suivantes :
 Chaque état (Qi) est représenté par un cercle,
 A chaque état est associé un nom symbolique
 Le passage d'un état à un autre se fait au coup d'horloge,
 L'état atteint dépend de l'état de départ et de la valeur des d'entrées (Ei)
 De chaque état part au plus 2n arcs, n étant le nombre d'entrées (Ei)
 Ce graphe est connexe.
Si l'on considère maintenant la sortie, il faut différencier les deux types de machines que
sont machines de Moore et machines de Mealy. En effet, dans une machine de Moore, les
sorties ne dépendent que des états et par conséquent peuvent être consignées à l'intérieur des
cercles. Dans une machine de Mealy, les sorties dépendent des états mais également des
46
entrées. Ces sorties doivent donc être consignées sur les arcs du graphe. Ainsi, selon le type
de machine, un modèle différent de graphe d'état doit être considéré (Figure 3).
B /SB B
E=0/SA0
E=0
A/SA A
C/SC C
E=1
E=1/SA1
Machine de Moore Machine de Mealy
Figure 3 : Structure des graphes d’état de Moore et de Mealy
Exemple : Selon que le système sera réalisé sous forme de machine de Moore ou sous
forme de Machine de Mealy, le graphe d'état représentant le cahier des charges précédent est
représenté sur la Figure 4.
1
1 0 Machine de Moore
0 1 0
A/0 B/0 C/0 D/0
1/0
1/0 0/0
1/0
Machine de Mealy
0/0 1/0 0/1
A B C D
0/0
Figure 4 : Graphes d’état de la machine détectant les séquences 010
Remarque: La structure des deux graphes paraît identique. En fait, il est toujours possible
de passer d'un graphe de Moore à un graphe de Mealy. Pour cela il, suffit de reporter les
sorties associées à chaque état (Moore) sur les arcs arrivant à chacun de ces états. Nous
verrons par la suite que l'inverse, c'est à dire passer d'un graphe de Mealy à un graphe de
Moore n'est pas toujours possible.
47
Ce modèle permet de représenter le cahier des charges sous une forme exploitable, mais
permet également de figer le fonctionnement du circuit dans tous les cas particuliers non
prévus dans le cahier des charges initial.
Dans le cas de cet exemple, le graphe correspond à une machine qui détecte les séquences
010 en mots disjoints (Arc 1 de D à A) et non en mots imbriqués.
A ce niveau de la synthèse, ce qui est important c'est de s'assurer que le graphe correspond
bien au cahier des charges. Le nombre d'état utilisés pour représenter ce cahier des charges
importe peu. Il sera minimisé par la suite.
b) Table d’état
Le cahier des charges d'un système peut également être modélisé sous une forme tabulaire
qui est plus facile à manipuler qu'une représentation sous forme de graphe. Cette
représentation tabulaire, appelée table d'état, est directement déductible du graphe d'état. Elle
représente les différentes possibilités d'états suivants de chacun des états du système et ceci en
fonction des entrées. Les sorties associées à chaque état sont également représentées sur cette
table. Elles dépendent ou non des entrées selon qu'il s'agit d'une machine de Mealy ou d'une
machine de Moore.
Exemple : Les tables d'état correspondant au graphe de la figure 4 sont présentées sur le
tableau.
Tableau 1 : Tables d'état de la machine détectant les séquences 010
Etats Etats suivants Sortie Etats Etats suivants Sortie
E=0 E=1 E=0 E=1 E=0 E=1
A B A 0 A B A 0 0
B B C 0 B B C 0 0
C D A 0 C D A 1 0
D B A 1 D B A 0 0
Machine de Moore Machine de Mealy
2- Minimisation du nombre d'états
Le nombre d'états de la machine influe directement sur le nombre de bascules nécessaires
pour réaliser ce système. Or, le nombre d'états utilisés pour représenter le cahier des charges,
que ce soit sur le graphe d'état ou sur la table d'état, n'est pas nécessairement minimum.
a) Règles de minimisation
Deux règles permettent de déterminer les états équivalents et par conséquent de minimiser
le nombre d'états nécessaires à la réalisation du circuit.
 Règle R1 : Deux états sont équivalents si pour chaque combinaison d'entrée, ils ont
mêmes sorties et mêmes états suivants.
48
 Règle R2 : Les états sont regroupés en différentes classes selon les valeurs de
sorties associées. Ainsi, deux états ayant mêmes sorties (pour chaque combinaison d'entrée)
sont dans la même classe. Les états appartenant à une même classe sont équivalents s’ils ne
peuvent être séparés. Or les états appartenant à une même classe doivent être séparés si les
états suivants associés à chacun d'eux sont dans des classes différentes.
Lorsque plusieurs états sont équivalents, il suffit de garder qu'un seul représentant par
classe d'équivalence et de renommer les états suivants en conséquence.
Exemple 1: Les règles de minimisation appliquées à la table d'état de la machine de
Mealy précédente donnent :
R1 : A et D on mêmes sorties et mêmes états suivants, ils sont donc équivalents. L'état D
peut par exemple être éliminé. En renommant les états suivants en conséquence, c'est à dire en
remplaçant D par A, la table d'état devient :
Table d’état réduite
Etats Etats suivants Sortie
E=0 E=1 E=0 E=1
A B A 0 0
B B C 0 0
C A A 1 0
Au sens de la règle R1 il n'y a pas d'autres états équivalents.

R2 : les états peuvent être regroupés en deux classes (classe 1 et classe 2).
(1) (2) Classes
(A, B) (C) Etats
BA BC Etats suivants
11 12 Classes des états suivants
Les états A et B doivent être séparés. Il y a maintenant qu'un seul état par classe. Il n'y a
donc plus d'états équivalents. Cette machine peut être réalisée avec 3 états.
Remarque : s'il est toujours possible de passer du graphe représentant une machine de
Moore à un graphe représentant la même machine en Mealy, l'exemple précédent montre que
l'inverse n'est pas toujours possible. En effet, une machine de Mealy peut comporter moins
d'état qu'une machine de Moore.
Le nombre d'états nécessaire à la réalisation d'une machine de Mealy pouvant être
inférieur à celui nécessaire à la réalisation d'une machine de Moore, le nombre de bascules
peut l'être également. D'où l'avantage qu'il peut y avoir à réaliser une machine de Mealy plutôt
qu'une machine de Moore. Ceci dit, les machines de Mealy peuvent avoir des inconvénients
liés au fait que les sorties dépendent directement des entrées. En effet, lors du passage d'un
49
état à un autre, les entrées ne doivent pas varier. Il se produit donc un instant entre le
changement d'état et le changement d'entrée ou le système se trouve dans le nouvel état mais
en présence de l'entrée ayant conduit à cet état, c'est à dire de l'entrée précédente. Puisqu'en
machine Mealy, les sorties dépendent directement de l'état et des entrées, elles peuvent donc
être soumise à des commutations parasites.
b) Détermination du nombre de bascules minimum

Le nombre minimum d'états "q" étant déterminé, on peut en déduire le nombre minimum
"n" de variables d'état et par conséquent de bascules nécessaires au codage de ces états à partir
de la double inéquation suivante : 2n-1 < q < 2n
Exemple : Pour la machine de Mealy précédente, le nombre minimum d’état étant de 3, le
nombre de variables d’état nécessaire au codage de ces états est 2. Deux bascules sont donc
nécessaires pour réaliser ces systèmes.
V- Application
Application : Analyse d'un circuit séquentiel, Machine Mealy.
Soit le circuit suivant :
Figure circuit séquentiel, Machine Mealy.

Equations du système:
Généralités à propos des machines d'état:

→ Le prochain état d'une machine est définit comme Q+. On peut aussi utiliser Q(t + 1).
50
→ La transition d'un état à un autre se fait à chaque coup d'horloge.

Pour déterminer la valeur future d'une bascule, il faut connaître d'abord l'état présent.
Analyse du circuit:
→ Les signaux D0 et D1 dans la figure précédente fournissent l'excitation aux bascules
D à chaque coup d'horloge.
→ On peut définir, selon le diagramme, des équations d'excitation. Ces équations sont des
équations qui décrivent les signaux d'excitation en fonction de l'état présent et des entrées. On
obtient donc les équations suivantes
→Dans le cas d'une bascule D, la fonction qui relie la sortie de la bascule à son entrée est
(Q+ = D) .Donc les équations qui décrivent le prochain état sont:
On appelle ces équations les équations de transition. Pour le cas de la bascule D, les équations
de transition sont faciles à déterminer, puisque la relation entre l'entrée de la bascule et sa
sortie est simple. Pour des bascules J-K, par contre, le processus est un peu plus complexe.
→ Pour chaque combinaison d'état présent et d'entrée, les équations de transition nous
donnent le prochain état. Chaque état est décrit à l'aide de 2 bits, les valeurs présentes de Q0
et Q1: (Q0 Q1) = 00, 01, 10, ou 11. Pour chaque état, il y a seulement 2 entrées possibles, soit
E = 0 ou E = 1, donc on a au total 8 combinaisons état/entrée.
La table d’états
→La prochaine étape est de dessiner la table d’états. Ce tableau donne toutes les
combinaisons état/entrée. On a donc, pour chaque état présent, le prochain état pour chaque
entrée. Pour le circuit étudié, la table de transition est:
E
Q1Q0 0 1
00 00 01
01 01 10
11 11 00
10 10 11
Q1+Q0+
On peut déterminer la fonction de cette machine à l'aide de la table d’états. Cette machine est
un compteur à 2 bits.
51
 Si E = 0, le compteur demeure au même état.

 Si E = 1, le compte monte de 1 à chaque coup d'horloge.
On peut aussi assigner des noms d'état à chaque état :
 00 = A, 01 = B, 10 = C et 11 = D.
Évidemment, on peut nommer les états de plusieurs différentes façons. Il serait mieux de
nommer les états par un nom descriptif qui en indique la fonction. Mais dans ce cas, puisqu'on
ne sait pas vraiment la fonction du circuit, on assigne aux états une lettre, tout simplement.
Si on remplace les combinaisons de Q1 et Q0 dans la table de transition par les noms d'état,
on obtient le tableau d'état suivant:
E
S=état présent 0 1
A A B
B B C
C C D
D D A
S+=état prochain
Après la table d'état, il ne reste que la sortie logique de la machine à analyser.
Dans cet exemple, il n'y a qu'une seule sortie, donc on aura une seule équation de sortie:
On combine le comportement prédit par cette équation avec le tableau d'état pour produire le
tableau état/sortie:
E
S 0 1
A A,0 B,0
B B,0 C,0
C C,0 D,0
D D,0 A,1
S+ ,M
Ce tableau donne toute l'information nécessaire pour comprendre le comportement du circuit.
Pour chaque état, le tableau nous donne le prochain état et la sortie en fonction de l'entrée.
Si la sortie aurait été de type Moore, le tableau état/sortie est plus simple:
E
S 0 1 MS= Q1·Q0 : sortie type Moore
A A B 0
B B C 0
C C D 0
D D A 1
S+
52
On peut aussi représenter l'information de la table état/sortie de façon graphique, à l'aide d'un
Graphe des états:
Graphe des états
Ici, 0/0 veut dire que l'entrée = 0, et la sortie = 0. Le premier chiffre désigne la valeur de
l'entrée, et le deuxième veut dire la valeur de la sortie. Cette forme n'est utilisée que si on a
qu'une entrée et une sortie.
Étapes d'analyse d'une machine d'état:

Donc, en résumé, les étapes pour analyser une machine d'état synchrone sont:
1. Déterminer les équations d'excitation pour les entrées aux bascules
2. Substituer les équations d'excitation dans les équations caractéristiques des bascules pour
obtenir les équations de transition.
3. Utiliser les équations de transition pour construire une table de transition.
4. Déterminer les équations de sortie.
5. Ajouter les valeurs de la sortie à la table de transition pour obtenir la table de transition/état.
6. Nommer les états et substituer ces noms pour les combinaisons état/variable dans la table
de transition/état pour obtenir la table état/sortie.
7. Dessiner le diagramme d'état.
53
SYSTÈMES
CHAPITRE
5
Les bascules
Vue d’ensemble
Ce chapitre étudie les bascules
Objectifs
Ce chapitre permet aux étudiants d’être capable de :
 Rappeler une fonction mémoire

 Identifier un système séquentiel
 Etudier les différents types de bascules
Durée
 1.5H
Sommaire
I. Fonction mémoire élémentaire

II. Définition
III. Bascules asynchrones
IV. Bascules synchrones
I- Fonction mémoire élémentaire

1- Introduction
Un interrupteur, qui commande l’allumage et l’extinction d’une lampe électrique est
une mémoire mécanique. L’information est conservée après la disparition de la pression du
doigt. On peut remplacer la pression du doigt par l’apparition d’une tension aux bornes d’une
bobine qui agira sur un contact à accrochage. Des composants statiques, sont utilisés pour
mémoriser des informations en technologie électronique.
Quelle que soit la technologie utilisée électrique, pneumatique ou électronique la
fonction mémoire est matérialisée par une ou deux entrées complémentaires et par une ou
deux sorties complémentaires.
E1 E2 S S E1
E1 t
0 0 0 1
1 0 1 0 E2
E0 0 0 1 0
0 1 0 1 t
S
t
 Remarques : Toutes les fonctions logiques créent un retard qui est généralement faible.
2- Mémoire monostable
a) Définition
Une mémoire monostable est une mémoire qui possède un seul état stable.
b) Exemples
 Electrique: (Minuterie à balancier)
Une impulsion sur un bouton poussoir excite une bobine qui attire un balancier, celui-ci
ferme un contact qui s’ouvre à la fin des oscillations.
Contact retarder
l’ouverture
 Electronique : (Minuterie électronique)
Une impulsion sur un bouton poussoir active un circuit intégré qui se désactive de lui
même après un certain temps préréglé par l’utilisateur.
 Exemple pneumatique : (Commande d’un vérin simple effet)
54
La sortie de la tige d’un vérin simple effet se produit à la suite d’une impulsion sur un
bouton poussoir S; le retour s’effectue après relâchement.
3- Mémoire bistable
La mémoire bistable est une mémoire qui présente deux états stables, elle peut être :
 Electrique tel que la fonction mémoire (marche - arrêt) commandée par une bobine.
 Pneumatique tel que le distributeur 5/2 qui commande un vérin à double effet.
 Electronique tel que la bascule RS avec :
- S entrées d’enclenchement (Set) ou mise à 1.
- R entrées de déclenchement (Reset) ou mise à 0.
Cette mémoire possède deux sorties complémentaires Q et Q.
S Q
R Q
 Exemple d'utilisation:
Si nous désirons commander un système logique à l'aide d'un interrupteur, un défaut
important apparaît: Le rebond.
Pour supprimer ce défaut (rebond), on réalise le montage suivant à l'aide de bascule RS) à
arrêt prioritaire).
II- Définition
Un système est dit séquentiel si son comportement dépend non pas simplement de la
combinaison appliqué au niveau de ses entrées mais aussi de son état antérieur. Un système
est un système doué de mémoire. Sa conception demande la connaissance, en plus des
variables primaires d'entrée (donné par le cahier des charges), d'autres variables dites
secondaires et qui sont responsable de rappeler le système de son état présent.
55
III- Bascules asynchrones

a) Définition
Les bascules sont des mémoires bistables (deux états logiques). Le passage d’un état à un
autre est ordonné par un ou deus signaux de commande. Les bascules sont aussi des mémoires
élémentaires.
 Une bascule possède deux états de fonctionnement : Q = 0  Q = 1 et
Q = 1  Q = 0.
 On dit qu’une bascule est au niveau Haut (état 1 noté H ou 1) ou au niveau bas
(État 0 noté L ou 0).
E1
E2
Entrées Sorties
par convention on utilise souvent une logique dite "positive" ou l'on est considère que la
bascule est à l'état 1 quand Q est elle-même dans cet étape.
Remarque:
 quand on parle de la sortie, sans préciser de laquelle il s'agit, c'est la sortie Q qu'il
convient de considérer
 on distingue 4 grands types de bascules: RS, D, T et JK.
1- Bascules RS
Le terme de bascule RS vient des lettres employées pour désigner les deux entrées de la
bascule, ces lettres correspondant aux abréviations respectives de Reset et Set qui signifie
"dépositionner" c'est à dire en fait mettre la sortie Q à 0 et 1. Une telle bascule est également
qualifiée de bistable car elle présente deux états stables. en résume (et en logique positive):
si S=1 et R=0 alors Q=1
si S=0 et R=1 alors Q=0
a) Logigramme
S
& Q ≥1 Q S
RS
R
& R
≥1
Fig.a: RS à l'aide des portes Fig.b: RS à l'aide des portes
56
NAND NOR
R S Qn Qn+1 Qn +1 Description
0 0 0 0 1 Etat précèdent
0 0 1 1 0 Etat précèdent
0 1 0 1 0 Enclenchement
0 1 1 1 0 Maintient à 1
1 0 0 0 1 Maintient à 0
1 0 1 0 1 Déclenchement
1 1 0 ϕ ϕ Indéterminé
1 1 1 ϕ ϕ Indéterminé
c) équation
RS
00 01 11 10
Qn
0 0 1 - 0
1 1 1 - 0
Qn +1=R Qn+ S
d) application des bascules RS (Système anti-rebond)

Les bascules RS peuvent servir à des nombreuses applications nécessitant la mémorisation
d’un bit (registres….) ; à titre d’exemples on peut décrire son utilisation comme dispositif
anti-rebond.
57
+5 V
E1
E2
+0 V
VE2
+5 V
Quand on ouvre ou on ferme un interrupteur, ses contacts rebondissent, provoquant une série
d’ouvertures/fermetures très approchées avant que le fermeture ou l’ouverture ne soit
définitivement établie.
S
a
b
RS
R
Va
t2
t
Vb
t
Q
t
t0
t1 t3 t4
Supposons que nous soyons, au temps t0, dans la situation ou l’interrupteur I est en position
a ; soit S (Set)=1 et R=0 donc Q=1. A l’instant t1 on actionne l’interrupteur et S passe alors de
l’état 1 à l’état 0 tandis que R (Reset) passe de 0 à 1 donc Q=0.
A l’instant t2 le contact rebondit et se situe entre a et b, nous passons alors à la situation ou
S=0 , R=0 et donc Qn+1= Qn ; c’est la position mémoire de la bascule. A l’instant t 3 le contact
est à nouveau en b et détermine donc S=0 , R=1 et donc Q=0 etc…
A l’instant t4 on ferme l’interrupteur I, là aussi les rebonds sur le contact sont sans effet selon
les principes déterminés précédemment.
2- la bascule D
La bascule D est à une seule entrée de commande notée D. la sortie Q recopiant avec un
certain retard (Delay) la donnée (Data) d’entrée.
a) Logigramme
58
& D ≥1
& Q
Q
≥1
&
&
Fig.a: D à l'aide des portes NAND Fig.b: D à l'aide des portes NOR
S D
D D
RS
R
D Qn Qn +1 Qn +1 Description
0 0 0 1 Maintient à 0
0 1 0 1 Déclenchement
1 0 1 0 Enclenchement
1 1 1 0 Maintient à 0
La bascule D élimine la mémorisation et les cas indéterminés de la bascule RS
c) Equation
D 0 1
Qn
0 0 1
1 0 1
Qn +1=D
3- Synthèse de marche /Arrée
a) Logigramme
En appliquant des impulsions d’un niveau haut ( 1 )
aux bornes des entrées RS, la bascule RS en NON-
ET sera représenter par le schéma suivant:
S Q
Q
R
b) Table de transition de la bascule RS
59
Transition R S Qn +1 Description Notation

0 0 0 Qn Mémorisation μ
1 0 1 1 Enclenchement ε
2 1 0 0 Déclanchement δ
3 1 1 - - -
 Remarque : La condition S = R = 0 est équivalente à vouloir mettre la bascule
à la fois à 1 et à 0 ; Ce qui provoque des résultats imprévisible indéterminé .
Elle ne doit jamais servir .
c) tableau de Karnaugh
00 01 11 10
0 0 1 - 0
1 1 1 - 0
d) Marche prioritaire
Equation
Qn+1= S + R . Qn
e) Arrêt prioritaire
Equation
Qn+1= R ( S + Qn)
CI contenant des bascules SR: Le CI74LS279 est un bistable SR quadruple.
 CI contenant des bascules D LATCH: CI74LS75 est un bistable D LATCH quadruple.
 CI contenant des bascules D: CI74AHC74 contient deux bascules D à front montant et
sont munies d'entrées asynchrones de niveau valide bas.
 CI contenant des bascules JK: CI74AHC112 contient deux bascules JK à front
descendant munies d'entrées asynchrones de niveau valide bas.
 Application
Deux formes d’onde sont appliquées aux entrées RS d’une bascule en NON-ET. Soit au
départ Qn = 0. Trouver la forme d’onde de la sortie Qn+1.
S t
R
t
60t
4- Bascules Synchrones
a) Présentation:
La bascule RS ne permet pas de contrôler les instants de commutation des sorties Q et Q. Cela
peut être un inconvénient dans le cas d'une cascade de bascule où certaines informations
risquent d'être perdues à cause des temps de propagations et des temps de monté des signaux.
Au contraire une bascule synchrone sera pilotée par un signal externe appelé Horloge et qui
lui délivre des impulsions périodiques. On dit qu'il y a synchronisation des basculements sur
les impulsions d'horloge.
H: horloge agissant pendant toute la durée du niveau haut.
H: horloge agissant pendant toute la durée du niveau bas.
H: horloge agissant pendant toute le front descendant.
H: horloge agissant pendant toute le front montant.
e1 e1 Q
H H
e2 e2
Bascule déclenchée au front descendant Bascule déclenchée au front montant
IV-Bascules synchrones
a) Bascules RS synchrones(RSH)
La bascule RS synchrone possède deux entrées de données [ S (set) et R ( reset ) ] et une
entrée H de synchronisation .
L’état de sortie est déterminée par les entrées et n’apparaît qu’au moment où se produit la
transition dans le signal d’horloge ‘‘ H ’’
S & Q
H RS
R & Q
Symbole
SD - SD est RD sont des entrées
S Q
asynchrones de forçages.
H - S et R sont des entrées synchrones
R Q qui dépendent de H.
RD
 Table de vérité Table de vérité simplifiée

Fonctionnement SD RD H R S Qn+1 Remarques
Qn+1
0 0 0 x x Qn Mémorisation
RS 61
0 0  0 0 Qn Mémorisation Qn
Synchrone 0 0  0 1 1 Mise à 1 00
0 0  1 0 0 Mise à 0 01 1
0 0  1 1 - Ne pas 10 0
 Application
H
t
SD
t
RD
t
S
t
R
t
Q
t
b) Bascules JK synchrones
La bascule JK synchrone possède deux entrées J et K [J (set) et K (reset)] et une entrée H de
synchronisation. J et K commande l’état de la bascule. Contrairement à la bascule
précédente, la condition J = K = 1 ne donne pas lieu à une condition indéterminée : mais par
contre la bascule passe toujours à l’état opposé à l’arrivée du front du signal d’horloge H :
c’est le mode de basculement.
J & Q
H JK
K & Q
Symbole
S - S est R sont des entrées asynchrones
J Q
de forçages.
H - J et K sont des entrées synchrones qui
K Q dépendent de H. 62
R
 Table de vérité
Fonctionnement S R H K J Qn+1 Remarques
0 0 0 x x Qn Mémorisation
0 0  0 0 Qn Mémorisation
Synchrone 0 0  0 1 1 Mise à 1
0 0  1 0 0 Mise à 0
0 0  1 1 Qn Ne pas
employer
1 0 x x x 1 Forçage à 1
Asynchrone 0 1 x x x 0 Forçage à 0
1 1 x x x - Etat instable
 Table de vérité simplifiée Table des transitions
Qn+1
JK J K Qn Qn+1
Qn
00 0  0 0
10 1 1  0 1
01 0  1 1 0
 0 1 1
11 Qn
 Tableau de Karnaugh
JK
Equation de Qn+1 en fonction de J,K et Qn
Qn +1=J Q n+ K Qn
 Application
H
t
S
t
R
t
J
t
K
t
Q
63
t
c) Bascule D synchrone :
La bascule D synchrone est déclenchée par le signal d’horloge H. L’unique entrée D ( Data )
détermine l’état de la bascule. La sortie Q prend la même valeur que celle présente à l’entrée
D quand le signal d’horloge effectue une transition. On trouve dans le commerce deux types
de bascule D :
- Une bascule à verrouillage ( LATCH ; Commande par niveau logique ) .
- Une bascule à commande part front ( Edge triggered ).
c) Bascule D LATCH :
Cette bascule présente deux entrées H et D. Le fonctionnement de cette bascule est le suivant:
- Si H = 0  Qn+1 = 0.
- Si H = 1  Qn+1 = D
Cette bascule ne fonctionne pas par front mais elle fonctionne selon le niveau logique de H .
Symbole
Q
H
D Q
d) Bascule D à commande par front :
 Table de vérité Table de vérité simplifiée

Fonctionnement
H D Qn+1 Remarque
Qn+1
0 Xn Qn Mémorisation
Synchrone  0 0 Mise à 0 D
0
0 de Karnaugh
 1 1
 Table de transition Mise à 1 Tableau
1 1
D Qn Qn+1 D 0 1
0 0 0 Q
1 0 1 0 0 1
0 1 0
1 0 1
1 1 1
 Application
64
N.B. : On peut réaliser une bascule D synchrone à partir des bascules JK ou RS en ajoutant un
inverseur sur les entrées K ou R
Equation: H
t
Qn+1 = D S
t
R
D t
J S
Q
D
1 H t
K R
Q
Q
t
e) Bascule T synchrone
La bascule T synchrone est déclenchée par le signal d’horloge H. L’unique entrée T (Trigger)
commande l’état de la bascule. La sortie Q change d’état chaque fois que l’entrée T passe à
l’état logique 1 et conserve son état le reste du temps.
 Symbole Table de vérité Table de transition
T Qn+1
Q
T Qn Qn+1
Qn 0 0 0
0
T 1 0 1
Q 0 1 1
 Qn
1 1 0
 Tableau de Karnaugh
T 0 1 Equation:
Q
Qn+1 = T Qn + T
0 0 1
Qn
1 1 0 Qn+1 = T Qn
 N.B. : On peut réaliser une bascule T synchrone à partir de bascules JK.

Les entrées J et K doivent être au niveau logique 1.
On dit que la bascule JK est une bascule universelle.
T=1
J RQ
H 65
K S Q
 Application
H t
Q t
La bascule T réalise la division

par 2 de la fréquence.
 Exercice:
Réaliser une bascule T à partir d'une bascule D.
5- Les bascules maître- esclave

Une autre classe de bascules est celle des composantes maître-esclave. Bien qu'on le
retrouve encore dans plusieurs équipements existants, ce type de bascule fait progressivement
place aux composants à déclenchement par front positif ou négatifs. Dans ces bascules, les
donnés sont entrées lors du front avant du signal d'horloge, mais la sortie ne reflète l'état
d'entrée que lors du front arrière. Par conséquent, la bascule maître-esclave ne permet pas le
changement des données lorsque le signal d'horloge est à l'état valide.
J Q
& S & S Q
horloge 1
R Q & R Q
K &
maître esclave
 Table de vérité:
Entrées Sorties Observations

J K H Q Q
0 0 Q Q Aucun changement
66
0 1 0 1 Etat 0
1 0 1 0 Etat 1
1 1 Q Q Basculement
= impulsion du signal d'horloge.

Q = niveau de sortie avant l'impulsion du signal d'horloge.
 Symbole logique de la bascule maître-esclave déclenchée par impulsion.
J J
H H
K K
67
SYSTÈMES
CHAPITRE
6
Les compteurs
Vue d’ensemble
Ce chapitre étudie les compteurs
Objectifs
Ce chapitre permet aux étudiants d’être capable de :

 Etudier les compteurs et les décompteurs asynchrones
 Etudier les compteurs et les décompteurs synchrones
 Maitriser la synthèse des compteurs à l’aide des bascules
 Connaitre les registres de mémorisation et les registre à décalage
Durée
 3H
Sommaire
I. Introduction
II. Généralités
III. Compteur asynchrone
IV. Compteur synchrone
V. Synthèse des compteurs à l’aide des bascules
VI . Contexte d'utilisation des compteurs asynchrones et synchrones
VII. Les registres
CHAPITRE 6 : LES
COMPTEURS
I- Introduction
Dans de nombreuses applications on est amené à faire des comptages d’impulsions dans un
temps donné pour la mesure de fréquences (par exemple) ou tout simplement compter le
nombre de fois ou l’on opérera une certaine instruction . Dans certains cas il est nécessaire de
compter dans d’autres il faut décompter à partir de zéro ou d’un nombre donné .on peut classer
les compteurs suivant leur principe comme suit :
- Compteurs-décompteurs asynchrones
- Compteur-décompteurs synchrones
L’élément de base des compteurs est généralement une bascule à entrée d’horloge, soit de type
bascule D, bascule JK ou bascule T
II- Généralités
C’est un dispositif destiné à enregistrer le résultat d’un comptage d’impulsion, soit pour lire
directement ce résultat, soit pour délivrer des signaux de commande convenable.
Modélisation
Energie électrique ordre
RAZ Perte d’énergie
FG
Impulsion d’horloge MOE
COMPTER MOS Impulsions d’horloge
comptée
Compteur
III- Compteur asynchrone

Un compteur asynchrone est un système logique composé de bascules dans les quels les
impulsions que l’on applique à l’entrée doivent traverser la première bascule avant de pouvoir
commander la seconde et ainsi de suite jusqu’à la dernière bascule.
Avec n bascules on obtient 2n combinaisons alors un compteur modulo 2n
1- Compteur modulo 16
Logigramme
20 21 22 23
1 -J QA - 1- J QB - 1- J QC - 1- J QD
H
1 - 1- 1- 1–
K R QA K R QB K R QC K R QD
RAZ
Fig : compteur modulo 16
Hewlett-Packard 68
CHAPITRE 6 : LES
COMPTEURS
Table de séquences
N° IMPUL. D C B A
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
Chronogramme
RAZ
t
QA
t
QB
t
QC
QD
2- Compteur modulo 10 : (Avec front descendant)

On à 23  10  24 donc il nous faut 4 bascules pour la réalisation de ce compteur
modulo 10
Table de séquences
Hewlett-Packard 69
CHAPITRE 6 : LES
COMPTEURS
Chronogramme
RAZ
QA
QB
t
QC
QD
t
Logigramme
QA QB QC QD
J QA J QB J QC J QD
K R QA K R QB K R QC K R QD
Fig : compteur modulo 10
Indication :
La mise à zéro des bascules est obtenue :
 Soit par impulsion sur le RAZ .
 Soit lorsque le compteur devient égal à 9 càd 1001 le passage suivant normalement est
10 càd 1010 alors il faut forcé cette dernière étape à zéro ( 0000 ) donc
1  0 pour QD , 0  0 pour QC ,
1  0 pour QB et 0  0 pour QA .
 Grâce à une porte logique « OU » à 4 entrées lorsque :
Hewlett-Packard 70
CHAPITRE 6 : LES
COMPTEURS
QD + QC + QB + QA = 0 on aura obligatoirement la mise à zéro des 4 bascules

donc la mise à zéro du compteur.
3- Décompteur asynchrone modulo 8 : (Avec front montant)
On à 23 = 8 donc il nous faut 3 bascules pour la réalisation de ce décompteur asynchrone
modulo 8
Table de séquences
Valeurs QC QB QA
0 0 0 0
7 1 1 1
6 1 1 0
5 1 0 1
4 1 0 0
3 0 1 1
2 0 1 0
1 0 0 1
0 0 0 0
7 1 1 1
6 1 1 0
Chronogramme
RAZ
H
t
QA
t
QB
t
QC
Logigramme
QA QB QC
1 J 1 QA J 1 QB J QC
1 1 1
K R QA K R QB K R QC
Hewlett-Packard 71
CHAPITRE 6 : LES
COMPTEURS
Front sortie de Fonctionnement
 Q Compteur
 Q Décompteur
 Q Décompteur
 Q Compteur
IV-Compteur synchrone
Un compteur est dit synchrone lorsque les impulsions d’avancement sont envoyées
simultanément sur les entrées d’horloge de toutes les bascules du compteur.
Toutes les bascules sont synchronisées sur le même signal d’horloge.
Un compteur synchrone modulo 2n permet de compter de 0 à 2 n-1. Le nombre de bascule à
utiliser est donc n.
Les bascules sont associées entre elles de telle manière que toutes les sorties Qi sont appliquées
aux entrées J et K de la bascule i+1. (Une bascule doit avoir 1 sur les entrées J et K lorsque
toutes les bascules précédentes prennent 1)
1- Compteur synchrone modulo 16
Logigramme
Chronogramme
Hewlett-Packard 72
CHAPITRE 6 : LES
COMPTEURS
2- Décompteur synchrone
Les bascules sont associées entre elles, de telle manière que toutes les sorties sont
appliquées aux entrées J et K de la bascule i+1 (une bascule doit avoir 1 sur ces entrées J et K
lorsque toutes les bascules précédentes prennent 0).
V- Synthèse des compteurs à l’aide des bascules

1- Tables de transitions des bascules
 Table des transitions réduite de bascule JK
Qn Qn+1 J K
0 0 0 0 
 0 1 1 
 1 0  1
1 1 1  0
 Table des transitions réduite de bascule D
Qn Qn+1 D
0 0 0 0
 0 1 1
 1 0 0
1 1 1 1
2- Compteur synchrone modulo 5 avec bascule JK :

Table de comptage
Etat n Etat n+1
QC QB QA QC QB QA
0 0 0 0 0 0 1
1 0 0 1 0 1 0
2 0 1 0 0 1 1
3 0 1 1 0 0
4 1 0 0 0 0 0
Hewlett-Packard 73
CHAPITRE 6 : LES
COMPTEURS
 Détermination des équations de J et K :

Pour QA Pour QB Pour QC
QAQB 00 01 11 10 QAQB 00 01 11 10 QAQB 00 01 11 10
QC QC QC
0     0 0 1   0 0 0  0
1 0 - - - 1 0 - - - 1  - - -
J et K Pour QA J et K Pour QB J et K Pour QC
JA = QC JB = QA JC = QA QB
KA = 1 KB = QA KC = 1
 Schéma d’un compteur synchrone modulo 5 avec bascule JK :
QA QB QC
J QA J QB J QC
1 1
K R QA K R QB K R QC
 Indication :
Quand QC passe à 1 donc on aura ( 100 ) 2 = ( 4 )10 lorsque le front arrive il faut avoir
( 000 ) donc QC = 0 donc on met cette entrée directement à J A = 0 et K A = 1 est de cette façon
on oblige QA à 0 ; J B = 0 et K B = 0  mémorisation à zéro et en même temp J C = 0 avec
KC = 1 donc QC = 0 , d’ou on aura obligatoirement à la sortie la valeur ( 000 ) .
3- Décompteur synchrone modulo 7 avec bascule JK :
 Table de comptage :
état n état n+1
QC QB QA QC QB QA
6 1 1 0 1 0 1
Hewlett-Packard 74
CHAPITRE 6 : LES
COMPTEURS
5 1 0 1 1 0 0
4 1 0 0 0 1 1
3 0 1 1 0 1 0
2 0 1 0 0 0 1
1 0 0 1 0 0 0
0 0 0 0 1 1 0
 Détermination des équations de J et K :

Pour QA Pour QB Pour QC
J et K Pour QA J et K Pour QB J et K Pour
QC
JA = QB + QC JB = QA JC = QA QB
KA = 1 KB = QA KC = QA . QB
VI- Contexte d'utilisation des compteurs asynchrones et synchrones

On tient compte des caractéristiques technologiques des bascules:
 La sortie Q de chaque bascule est mise à jour après un temps tP après le front actif.
On suppose travailler à fréquence élevée, donc période petite, jusqu'à T > tP
On prendra par exemple T=8/3* tP donc tP =3/8 *T
(Si tP = 300 ns, on choisit T = 800 ns donc f = 1,25 MHz pour mettre les défauts en évidence)
1- Compteur asynchrone
Hewlett-Packard 75
CHAPITRE 6 : LES
COMPTEURS
2- Compteur synchrone
3- Conclusion
Tableau : fonctions attribuées au composant Compteur
utilisation Compteur asynchrone Compteur synchrone

Basse fréquence Comptage Comptage
Division de fréquence Division de fréquence
Haute fréquence Comptage
Division de fréquence Division de fréquence
VII- Les registres

1- Présentation
 Un registre est constitué d’une association en série de bascules synchrones. L’horloge
attaque toutes les bascules en même temps donc c’est un compteur synchrone
Hewlett-Packard 76
CHAPITRE 6 : LES
COMPTEURS
 L’existence d’un signal de contrôle chargement L (LOAD) permet d’inhiber ou pas le

chargement de l’information: à la montée du signal d’horloge, si L=1, les signaux
d’entrée sont stockés dans le registre
 Chaque bit d’un registre possède la structure suivante:
Figure : structure d’un registre à 1 bit

Plusieurs combinaisons possibles d’entrée et de sortie sont possibles :
Série /série : registre `à décalage ;
série/parallèle : conversion série/parallèle de données ;
Parallèle /série : conversion parallèle/série de données ;
Parallèle / parallèle: mémorisation.
2- Registre de mémorisation
Le registre de mémorisation est constitué d’une juxtaposition de bascules permettant de
mémoriser un mot binaire. L'information est emmagasinée sur un signal de commande et
ensuite conservée et disponible en lecture. La figure suivante donne un exemple de registre 4
bits réalisé avec quatre bascules D. En synchronisme avec le signal d'écriture W le registre
mémorise les données présentent sur les entrées E0, E1, E2 et E3. Elles sont conservées
jusqu'au prochain signal de commande W. Dans cet exemple les états mémorisés peuvent être
lus sur les sorties Q0, Q1, Q2 et Q3 en coïncidence avec un signal de validation R. Lorsque ces
sorties sont connectées à un bus, les portes ET en coïncidence avec ce signal de lecture sont
remplacées par des portes à trois états.
Hewlett-Packard 77
CHAPITRE 6 : LES
COMPTEURS
Figure : Registre 4 bits réalisé avec quatre bascules D.
3- Registre à décalage
Dans un registre à décalage les bascules sont interconnectées de façon à ce que l'état logique
de la bascule de rang i puisse être transmis à la bascule de rang i+1 (ou i-1) quand un signal
d'horloge est appliqué à l'ensemble des bascules. L'information peut être chargée de deux
manières dans ce type de registre.
- Entrée parallèle : comme dans le cas d'un registre de mémorisation. En général une porte
d'inhibition est nécessaire pour éviter tout risque de décalage pendant le chargement parallèle.
- Entrée série : l'information est présentée séquentiellement bit après bit à l'entrée de la
première bascule. A chaque signal d'horloge un nouveau bit est introduit pendant que ceux déjà
mémorisés sont décalés d'un niveau dans le registre.
De même l'information peut être lue en série ou en parallèle. D'autre part, certains registres
peuvent être capables de décaler à gauche et à droite. Un registre à décalage universel serait
donc constitué des entrées, des sorties et des commandes suivantes :
Hewlett-Packard 78
CHAPITRE 6 : LES
COMPTEURS
Figure : Structure de registre à décalage

Généralement on utilise des bascules du type maître-esclave D ou R-S.
f) Entrée série - Sortie parallèle

La figure suivante donne un exemple de registre de 4 bits à entrée série et sortie parallèle
réalisé avec des bascules D.
Figure : registre de 4 bits à entrée série et sortie parallèle avec des bascule D
Ce type de registre permet de transformer un codage temporel (succession des bits dans le
temps) en un codage spatial (information stockée en mémoire statique).
La sortie série peut également être utilisée. L'intérêt d'utilisation d'un registre à décalage en
chargement et lecture série réside dans la possibilité d'avoir des fréquences d'horloge
différentes au chargement et à la lecture. Le registre constitue alors un tampon.
g) Entrée parallèle - sortie série

La ci-dessous présente un exemple de registre à décalage à entrée parallèle ou série et sortie
série. Si X = 1 l'entrée parallèle est inhibée et l'entrée série est validée. Si X = 0 l'entrée série
est bloquée par contre le chargement par l'entrée parallèle est autorisé.
Figure : registre à décalage à entrée parallèle ou série et sortie série
Un registre à décalage à entrée parallèle et sortie série transforme un codage spatial en codage
temporel.
c) Entrée parallèle - Sortie parallèle
Hewlett-Packard 79
CHAPITRE 6 : LES
COMPTEURS
La figure suivante présente un exemple de registre à décalage avec entrées série et parallèle et
sorties série et parallèle réalisé avec des bascules de type D.
La commande permet de sélectionner le mode de chargement et d'inhiber le signal d'horloge en
cas de chargement parallèle. Si X = 0 nous avons Pr = Cr = 1, ce qui garantit le fonctionnement
normal des bascules. Si X = 1 alors selon l'état de chacune des entrées nous avons :
Ei=1  (Pr=0, Cr=1) Qi=1

 Qi=Ei
Ei=0  (Pr=1, Cr=0) Qi=0
Figure : Registre à décalage avec entrées série et parallèle et sorties

série
d) Registre à décalage à droite et à gauche

La figure ci-dessous présente un exemple de registre à décalage universel de 4 bits. Les
diverses possibilités sont sélectionnées par les lignes commande S0 et S1. Considérons la ligne
transportant le signal d'horloge aux bascules, elle est gouvernée par l'expression logique :
Le signal d'horloge sera donc inhibé si S0 = S1 = 0.

Pour sélectionner le chargement parallèle (entrées A, B, C et D) il faut :
Hewlett-Packard 80
CHAPITRE 6 : LES
COMPTEURS
C'est-à-dire S0 = S1 = 1. Le chargement se fera sur un signal d'horloge.

Pour sélectionner le décalage à droite (entrée E1, sortie QD) il nous faut S0 = 1 et S1 = 0 et
pour le décalage à gauche (entrée E0, sortie QA) S0 = 0 et S1 = 1. Ce qui est résumé dans le
tableau de fonctionnement.
Figure : Registre à décalage à droite et à gauche
S0 S1 Fonction
0 0 Registre bloqué
0 1 Décalage à gauche
1 0 Décalage à droite
1 1 Chargement parallèle
Hewlett-Packard 81
CHAPITRE 6 : LES
COMPTEURS
Un registre à décalage à droite et à gauche permet d'effectuer des multiplications et des

divisions entières par des puissances de 2. En effet une multiplication par 2 est équivalente à un
décalage vers la gauche et une division par 2 à un décalage vers la droite. Une multiplication
par 2n sera obtenue par n décalages à gauche et une division par 2n par n décalages à droite.
Hewlett-Packard 82
RÉFÉRENCES BIBLIOGRAPHIQUES
Références bibliographiques
LIVRE
[1] Hichem Trabelsi ; Circuits logiques combinatoires et séquentiels, Centre de publication
universitaire:
SITE WEB
[1] http://www.groupes.polymtl.ca/circuits-logiques/help/Chapitre06.htm
[2]http://www.google.fr/url?
sa=t&rct=j&q=exemple+machine+de+mealy+et+moore&source=web&cd=5&cad=rja&ved=0
CEgQFjAE&url=http%3A%2F%2Fwww.mines-stetienne.fr%2F~dutertre%2Fdocuments
%2Fmachines_a_etats.pdf&ei=2VOcUfqlHayU0QXK74DQDw&usg=AFQjCNEfYDDNSXYI
N2DIZ64zYXeqFyOddA
sa=t&rct=j&q=machine+de+mealy+et+moore&source=web&cd=13&ved=0CD0QFjACOAo&
url=http%3A%2F%2Fwww.lirmm.fr%2F~pravo%2Fcours%2FLogique%2FPolycops-pdf
%2FChap9.pdf&ei=GlacUeeIBq2d0wXG8oC4BA&usg=AFQjCNEj-
Jqh5p6pAQs_cBUgkqBSWpNtOQ
sa=t&rct=j&q=machine+de+mealy+et+moore&source=web&cd=25&ved=0CE8QFjAEOBQ&
url=http%3A%2F%2Fwww8.umoncton.ca%2Fumcm-cormier_gabriel%2FCircuitslogiques
%2FMachinesEtat.pdf&ei=dlecUea4IOiW0QXjnYEw&usg=AFQjCNGYPBp9jp0ow_ufI1mcj
6hzO6wo_w
sa=t&rct=j&q=cours+les+additionneurs&source=web&cd=8&cad=rja&ved=0CFwQFjAH&url
=http%3A%2F%2Fpublic.enst-bretagne.fr%2F~douillar
%2FELP304%2FCours2.pdf&ei=kbKiUYOcFcy0hAexxYG4Dg&usg=AFQjCNHHiTIxRp2B
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CLASSE

Electrique 1ière Niveau LMD

INSTITUT SUPERIEUR DES ETUDES TECHNOLOGIQUES DEBEJA

Cours Système Logique

ELABORÉ PAR : BARROUK ROCHDI

ANNEE UNIVERSITAIRE : 2014 - 2015

MATIIERE : SYSTEMES LOGIQUES

Domaine de formation : Sciences appliquées et technologie Mention : GE

 Exploiter des méthodes de design et d’analyse appliquées :

 aux systèmes combinatoires (sans mémoire),

 Aux systèmes séquentiels synchrones ou asynchrones (avec mémoire),

CHAPITRE Objectif général « OG »

Chapitre 1: Systèmes de Numération et OG1 : Identification les différents types de

Chapitre 2 : Les fonctions logiques OG2 : Etude et simplification de différentes

Chapitre 3 : Les Circuit logique OG3 : Identification les différentes structures

Chapitre 4 : Les machines à nombres OG4 : Classification des structures

OG6 : Etude de bascules asynchrones et

OG7 : Etude de fonctionnement des

CHAPITRE 1: SYSTEMES DE NUMERATION ET CODAGE

OG1 : Identification les différents types de systèmes de numération et codage

OS 1.4 : -Codes binaires pondérés

CHAPITRE 2 : LES FONCTIONS LOGIQUES

OG2 : Etude et simplification de différentes fonctions logiques

CHAPITRE 3: LES CIRCUITS LOGIQUES COMBINATOIRES

OG3 : Identification les différentes structures de logiques combinatoires

OS 3.2 : *Les circuits logiques Exposé informel 5&6

d’aiguillages - Comparateurs Travaux pratiques

CHAPITRE 4: LES MACHINES A NOMBRES FINIS D’ETATS

OG4 : Classification des structures séquentiels (Machines de MEALY et de MOORE)

OS 4.2 :Etudier la - Machine de Moore

OS 4.3 : Maitriser les -Etape d'analyse d'une

OS 5.2 : * Etude des bascules Exposé informel 11&12

Etudier des bascules synchrones :

CHAPITRE 6: LES COMPTEURS

OG6 : Etude de fonctionnement des compteurs synchrone et asynchrone

OS 6.2 : *Compteurs et Exposé informel

Ce document est une contribution au processus d’apprentissage relatif à ces méthodes. Il

Il part de connaissances élémentaires en arithmétique et logiques binaire et conduit

CHAPITRE1 : LE SYSTÈME DE NUMÉRATION ET CODAGE

CHAPITRE2 : LES FONCTIONS LOGIQUES

c) Equation des sorties................................................................................................23

I. Fonction mémoire élémentaire..............................................................................................54

 Connaitre les systèmes de numération

c) Système octal : Base(8)

d) Système hexadécimal : Base(16)

 Conversion du système Décimal vers le Binaire par division successive

(230)10 à convertir en base 2

Le résultat est donc : (230)10 => (11100110)2

 Conversion du système Décimal vers le Binaire par soustraction

(230)10 à convertir en base 2

b) Conversion du système Binaire vers l'hexadécimal

c) Conversion du système Hexadécimal vers le Binaire

d) Conversion du système Binaire vers l'Octal et inversement

On reprend les mêmes principes de la conversion Binaire-Hexadécimal et Hexadécimal-

3- Représentation des nombres comportant une partie fractionnaire :

– Convertir la partie entière (462)

(462,625)10= ()8 , (462,625)10= ()2 , (462,625)10= ()16

(462)10 => (716)8

Le résultat est donc : (462, 625)10 =(716,5)8

(462)10 =(111001110)2= (1CE) 16

 (0,001011)2 =02-1+02-2+12-3 +02-4+12-5+12-6= (0,171875)10