Construccin y caractersticas de los JFET, Caractersticas de transferencia, MOSFET

tipo empobrecimiento, MOSFET tipo enriquecimiento, VMOS, CMOS, los MESFET.

La construccin bsica del JFET de canal-n se muestra en la figura 1. Observe que la mayor
parte de la estructura es el material tipo n que forma el canal entre las capas difundidas en
material tipo p. El extremo superior del canal tipo n se conecta mediante contacto hmico a
la terminal denominada como drenaje (drain) (D), mientras que el extremo inferior del
mismo material se conecta por medio de contacto hmico a la terminal llamada la fuente
(source) (S). Los dos materiales tipo p se encuentran conectados juntos y al mismo tiempo
hacia la terminal de compuerta (gate) (Q). Por tanto, esencialmente el drenaje y la fuente se
conectan en esencia a los extremos del canal tipo n y la compuerta, a las dos capas del
material tipo p. En ausencia de cualquiera de los potenciales aplicados, el JFET tiene dos
uniones p-n bajo condiciones sin polarizacin. El resultado es una regin de agotamiento en
cada unin, como se ilustra en la figura 1, que se parece a la misma regin de un diodo bajo
condiciones sin polarizacin. Recurdese tambin que una regin de agotamiento es aquella
regin carente de portadores libres y por lo tanto incapaces de permitir la conduccin a travs
de la regin.

Figura 1.- Construccin bsica del JFET de canal-n

En la figura 2 se ha aplicado un voltaje positivo VDS y a travs del canal y la compuerta se ha

conectado en forma directa a la fuente para establecer la condicin VGS = 0 V. El resultado es que
las terminales de compuerta y fuente se hallan al mismo potencial y hay una regin de agotamiento
en el extremo inferior de cada material p, semejante a la distribucin de las condiciones sin
polarizacin de la figura 1. En el instante que el voltaje VDD ( = VDS) se aplica, los electrones sern
atrados hacia la terminal de drenaje, estableciendo la corriente convencional iD con la direccin
definida de la figura 2. La trayectoria del flujo de carga revela con claridad que las corrientes de
fuente y drenaje son equivalentes (iD = Is).

Figura 2-. Operacin del JFET en un circuito externo.

CARACTERISTICAS.
 El JFET de canal n est constituido por una barra de silicio de material
semiconductor de tipo n con dos regiones (islas) de material tipo p situadas a ambos
lados. Es un elemento tri-terminal cuyos terminales se denominan drenador (drain),
fuente (source) y puerta ().
En la figura 3 .a se describe un esquema de un JFET de canal n, en la 1.10.b el
smbolo de este dispositivo y en la 1.10.c el smbolo de un JFET de canal P

Figura 3.- esquema de un JFET de canal n

La polarizacin de un JFET exige que las uniones p-n estn inversamente

polarizadas. En un JFET de canal n, o NJFET, la tensin de drenador debe ser mayor
que la de la fuente para que exista un flujo de corriente a travs de canal. Adems, la
puerta debe tener una tensin ms negativa que la fuente para que la unin p-n se
encuentre polarizado inversamente. Ambas polarizaciones se indican en la figura 4.

Figura 4.- Caractersticas de un NJFET

Las curvas de caractersticas elctricas de un JFET son muy similares a las curvas de
los transistores bipolares. Sin embargo, los JFET son dispositivos controlados por
tensin a diferencia de los bipolares que son dispositivos controlados por corriente.
Por ello, en el JFET intervienen como parmetros: ID (intensidad drain o drenador a
source o fuente), VGS (tensin gate o puerta a source o fuente) y VDS (tensin drain
 o drenador a source o fuente). Se definen cuatro regiones bsicas de operacin: corte,
lineal, saturacin y ruptura.

MOSFET TIPO EMPOBRECIMIENTO

Ya que los mosfet de tipo empobrecimiento pueden operar en el modo de empobrecer,

pueden usarc todos los mtodos de polarizacin estudiados para los JFET. Estos incluyen
polarizacin de graduador, autopolarizacion, polariza por divisor de voltaje y polarizacin
por corriente de surtidor. Adems de estos mtodos de polarizacin los MOSFE>T de tipo
empobrecimiento admiten otra opinin. Ya un MOSFET del tipo de empobrecimiento puede
operar, ya se a en el modo de empobrecimiento o en el de enriquecimiento, pueden fijarse el
punto q en VGS= 0, como se muestra en una delas figuras. Por lo tanto, una seal de Ca de
entrada aplicada al graduador produce variaciones arriba y abajo del punto Q. el hecho de
que VGS pueda ser cero es una ventaja cuando se trata de polarizar. Ello permite usar el
circuito de polarizacin. A este circuito tan simple no se le aplica voltaje ni al graduador , ni
al surtidor,, por lo tanto VGS= 0 e ID = IDSS. El voltaje de cc en el drenador es

VDS = VDD IDss.RD

La polarizacin en cero es una caracterstica peculiar de los MOSFET; no es aplicable en
transistores bipolares o en JFETs

Figura 5.- MOSFET de empobrecimiento

El MOSFET de empobrecimiento fue parte de la evolucin hacia el MOSFET de

enriquecimiento que es tambin llamado de acumulacin. Sin el MOSFET de
enriquecimiento no existiran los ordenadores.

Idea Bsica
En la figura 6 se presenta un MOSFET de enriquecimiento. El substrato p se extiende a lo
ancho hasta el dixido de silicio; ya no existe un canal n entre la fuente y el drenador. La
figura 6 muestra las tensiones es de polarizacin normales. Cuando la tensin de puerta es
nula, la corriente de fuente y el drenador es nula.

Figura 6.- MOSFET de enriquecimiento a) No polarizado b) polarizado

VMOS, CMOS, LOS MESFET.

VMOS
Una de las desventajas del MOSFET tpico son los niveles de manejo de potencia reducidos
(en general, menores que 1 W) comparados con los transistores BJT. Esta deficiencia para
un dispositivo con tantas caractersticas positivas se puede mitigar si se cambia el modo de
construccin de uno de naturaleza plana como el de la figura 6. a uno con estructura vertical
como se muestra en la figura 7. Todos los elementos del MOSFET plano estn presentes en
el FET de silicio de xido metlico vertical (VMOS): la conexin superficial metlica con
las terminales del dispositivo, la capa de SiO2 entre la compuerta y la regin tipo p entre el
drenaje
y la fuente para que crezca el canal n inducido (operacin del modo de enriquecimiento). El
trmino vertical se debe sobre todo a que ahora el canal se form en la direccin vertical en
vez de la horizontal como en el caso del dispositivo plano. Sin embargo, el canal de la figura
6.46 tambin tiene la apariencia de una V tallada en la base del semiconductor, la que a
menudo sobresale como una caracterstica para memorizar el nombre del dispositivo. La
construccin de la figura 7 es un tanto sencilla porque no incluye algunos de los niveles de
transicin de dopado, pero s permite describir las facetas ms importantes de su operacin.

Figura 7.- Construccin de un VMOS.

La aplicacin de un voltaje positivo al drenaje y de uno negativo a la fuente con la compuerta
a 0 V o a algn nivel de encendido positivo tpico como se muestra en la figura 7 da como
resultado el canal n inducido en la regin tipo p estrecha del dispositivo. La altura vertical de
la regin p ahora define la longitud del canal, la cual se puede hacer significativamente menor
que la de un canal utilizando una construccin planar. Sobre un plano horizontal la longitud
del canal se limita a un valor de 1 mm a 2 mm (1 mm = 10-6 m).

CMOS
Se puede establecer un dispositivo lgico muy efectivo construyendo un MOSFET de canal
p y uno de canal n en el mismo sustrato como se muestra en la figura 8. Observe el canal p
inducido a la izquierda y el canal n inducido a la derecha para los dispositivos de canal p y
n, respectivamente. La configuracin se conoce como una disposicin de MOSFET
complementaria (CMOS); tiene gran aplicacin en el diseo de lgica de computadora. La
relativamente alta impedancia de entrada, las rpidas velocidades de conmutacin y los bajos
niveles de potencia de operacin de la configuracin CMOS, han dado por resultado una
disciplina totalmente nueva
conocida como diseo de lgica CMOS.

Figura 8.- CMOS con las conexiones indicadas en la figura 9.

Un uso muy efectivo de la configuracin complementaria es un inversor, como se muestra

en la figura 9. Como se describi para los transistores de conmutacin, un inversor es un
elemento lgico que invierte la seal aplicada. Es decir, si los niveles lgicos de operacin
son de 0 V (estado 0) y de 5 V (estado 1), un nivel de entrada de 0 V producir un nivel salida
de 5 V y viceversa.
Observe en la figura 9 que ambas compuertas estn conectadas a la seal aplicada y las dos
drenan hacia la salida Vo. La fuente del MOSFET de canal p (Q2) est conectada
directamente al voltaje aplicado VSS, mientras que la fuente del MOSFET de canal n (Q1)
est conectada a tierra. Para los niveles lgicos antes definidos, la aplicacin de 5 V a la
entrada deber producir casi 0 V a la salida. Con Vi de 5 V (con respecto a tierra), VGS1 _ Vi
y Q1 esta encendido, y el resultado es una resistencia relativamente baja entre el drenaje y
la fuente como se muestra en la figura 10. Como Vi y VSS estn a 5 V, VGS2 = 0 V, lo cual
es menor que el VT requerido para el dispositivo y el resultado es un estado apagado.
 Figura 9.- CMOS inversor Figura 10.-Niveles de resistencia relativa con Vi _ 5 V
(estado 1).
LOS MESFET
Como vimos en captulos anteriores, el GaAs se ha utilizado durante varias dcadas en la
construccin de dispositivos semiconductores. Desafortunadamente, sin embargo, los costos
de fabricacin y la baja densidad resultante en circuitos integrados as como los problemas
de produccin evitaron que alcanzara un nivel prominente en la industria hasta hace algunos
aos. La necesidad de dispositivos de alta velocidad y de mtodos de produccin mejorados
en aos recientes ha creado una fuerte demanda de circuitos integrados a gran escala de GaAs.
Aunque los MOSFET de Si que acabamos de describir pueden hacerse de GaAs, es un
proceso de fabricacin ms difcil debido a los problemas de difusin. Sin embargo, la
produccin de los FET con una barrera Schottky (descritos en detalles en el captulo 16) en
la compuerta puede hacerse de una forma muy eficiente.
Las barreras Schottky son barreras establecidas mediante la depositacin de un metal
como el tungsteno sobre un canal de tipo n.

Figura. - 11 Construccin bsica de un MESFET de canal n.

compuerta est conectada de manera directa a un conductor metlico que yace directamente
entre el canal n entre las terminales de la fuente y el drenaje. La nica diferencia con la
construccin de un MOSFET tipo empobrecimiento es la ausencia del aislante en la
compuerta. Cuando se aplica un voltaje negativo a la compuerta, atraer portadores libres
negativos (electrones) en el canal hacia la superficie metlica y en canal se reduce la cantidad
de portadores. El resultado es una corriente de drenaje reducida, como se muestra en la figura
12.1, para valores crecientes de voltaje negativo en la compuerta. Con voltajes positivos en
la compuerta, ms electrones sern atrados hacia el canal y la corriente se elevar como lo
muestran las caractersticas de la figura 12.1. El hecho de que las caractersticas de drenaje y
transferencia del MESFET tipo empobrecimiento sean similares a las del MOSFET tipo
empobrecimiento produce tcnicas de anlisis similares a las aplicadas a MOSFET tipo
empobrecimiento. Las polaridades definidas y las direcciones de la corriente para el
MESFET se dan en la figura 12.2 junto con el smbolo del dispositivo.

Figura 12.1.- Caractersticas de un. Figura 12.2.- Smbolo y configuracin de polarizacin bsica
MESFET de canal n de un MESFET de canal n.

POLARIZACION DE LOS FET

CONFIGURACIN DE AUTOPOLARIZACIN
La configuracin de autopolarizacin elimina la necesidad de dos fuentes de cd. El voltaje
de control de la compuerta a la fuente ahora lo determina el voltaje a travs de un resistor RS
introducido en la rama de la fuente de la configuracin como se muestra en la figura 7.8.

Figura 14.- Configuracin de autopolarizacin de JFET.

Para el anlisis de cd, de nueva cuenta, los capacitores pueden ser reemplazados por
circuitos abiertos y el resistor RG por un equivalente de cortocircuito, puesto que IG _ 0.
El resultado es la red de la figura 714.1 para el importante anlisis de cd.
La corriente a travs de RS es la corriente IS a travs de la fuente, pero IS _ ID y
 Figura 14.1.- Anlisis de cd de la
Configuracin de
Auto polarizacin.

Observe en este caso que VGS es una funcin de la corriente de salida ID y no de magnitud
fija como ocurri para la configuracin de polarizacin fija.
La configuracin de la red define la ecuacin (7.10) y la ecuacin de Shockley relaciona las
cantidades de entrada y salida del dispositivo. Ambas ecuaciones relacionan las mismas dos
variables, lo que permite o una solucin matemtica o una solucin grfica.

Al realizar el proceso de elevacin al cuadrado indicado y reordenando los trminos,

obtenemos una ecuacin de la siguiente forma:

CONFIGURACIN DE POLARIZACIN FIJA

La configuracin de polarizacin ms simple para el JFET de canal n aparece en la figura
7.1. Conocida como configuracin de polarizacin fija, es una de las pocas configuraciones
de FET de un modo directo tanto con un mtodo matemtico como con un grfico. En esta
seccin se incluyen ambos mtodos para demostrar la diferencia entre las dos filosofas y
tambin para establecer el hecho de que se puede obtener la misma solucin con cualquiera
de los dos mtodos.

Figura. - 13 Configuracin de polarizacin fija.

incluyen ambos mtodos para demostrar la diferencia entre las dos filosofas y tambin para
establecer el hecho de que se puede obtener la misma solucin con cualquiera de los dos
mtodos.

CONFIGURACIN EN COMPUERTA COMN

En la configuracin siguiente la terminal de la compuerta est en contacto a tierra y la seal

de entrada que por lo general se aplica a la terminal fuente, as como la seal obtenida en la
terminal de drenaje, como se muestra en la figura 7.24a. Tambin puede dibujar la red como
se muestra en la figura 7.24b.

Figura 18.- Dos versiones de la configuracin en compuerta comn.

La figura 7.25 puede determinar la ecuacin de la red. Al aplicar la ley de voltajes de

Kirchhoff en la direccin que muestra la figura 7.25 resultar
 Figura 18.1.- Determinacin de la ecuacin de
red para la configuracin de la
figura 18.

En la figura 18.1 aparece la recta de carga resultante intersectando la curva de transferencia

para el JFET como se muestra en la figura.
La interseccin resultante define la corriente de operacin IDQ y el voltaje VDQ para la red,
como tambin se indic en la red.

Figura 18.2.- Determinacin del punto Q para la red

de la figura 18.1.

POLARIZACIN POR MEDIO DEL DIVISOR DE VOLTAJE

La configuracin del divisor de voltaje aplicada a amplificadores con transistores BJT
tambin se aplica a amplificadores con FET como se demuestra en la figura 7.18. La
construccin bsica es exactamente la misma, pero el anlisis de cada una es muy diferente.
IG _ 0 A para amplificadores con FET, pero la magnitud de IB para amplificadores con BJT
en emisor comn puede afectar los niveles de cd de la corriente y voltaje tanto en los circuitos
de entrada como en los de salida. Recuerde que IB vincula los circuitos de entrada y salida
para la configuracin del divisor de voltaje del BJT, mientras que VGS hace lo mismo para
la configuracin del FET.

Figura 15.- Configuracin de polarizacin por medio del divisor de voltaje.

La red de la figura 15 se dibuj de nuevo en la figura 16 para el anlisis de cd. Observe que
todos los capacitores, incluido el de puenteo CS, fueron reemplazados por un equivalente de
circuito abierto. Adems, la fuente VDD se dividi en dos fuentes equivalentes para separar
an ms las regiones de entrada y salida de la red. Como IG _ 0, la ley de la corriente de
Kirchhoff requiere que y se puede utilizar el circuito equivalente en serie que aparece a la
izquierda de la figura para determinar el valor del VG. El voltaje VG, igual al voltaje a travs
de R2, se determina con la regla del divisor de voltaje como sigue:

Figura 16.- redibujada para el anlisis de cd.

Al aplicar la ley de voltajes de Kirchhoff en el sentido de las manecillas del reloj a la malla
indicada de la figura 16 obtenemos
El resultado especifica que siempre que grafiquemos la ecuacin (7.16) si seleccionamos ID
=0 mA, el valor de VGS para la grfica ser de VG volts. El punto recin determinado aparece
en la figura 17.

Figura 17.- Grfica de la ecuacin de red para la configuracin del divisor de voltaje.

Para el otro punto, empleemos ahora el hecho de que cualquier punto sobre el eje vertical
VGS = 0 V y resolvamos para el valor resultante de ID:

Bibliografa:

Electrnica teora de circuitos y dispositivos electrnicos, 10m Edicin

http://gogla.galeon.com/tres.htm