5pSXEOLTXH7XQLVLHQQH

0LQLVWqUHGHO¶pGXFDWLRQ

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6DEUL.+(/,), ,QVSHFWHXU
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+DWHP$%,', 0DvWUHGHFRQIpUHQFHV7HFKQRORJXH

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7DRXILN%$5+280, ,QVSHFWHXU

&HQWUH1DWLRQDO3pGDJRJLTXH
‹WRXVGURLWVUpVHUYpVDX&HQWUH1DWLRQDO3pGDJRJLTXH7XQLV
 6200$,5(
3DJH
/2*,48(&20%,1$72,5( 
$ /HVFLUFXLWVLQWpJUpVFRPELQDWRLUHV 
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/2*,48(6e48(17,(//( 
&RPSWHXUVLQWpJUpVDV\QFKURQHV 
$
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$ *5$)&(7 
/2*,48(352*5$00e( 
$ $XWRPDWHSURJUDPPDEOHLQGXVWULHO$3, 
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127,216'¶$66(59,66(0(17/,1e$,5( 
'pILQLWLRQ 
$ 6FKpPD)RQFWLRQQHO 
)RQFWLRQGHWUDQVIHUW 
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3DJH

027(85¬&285$17&217,18 
3UpVHQWDWLRQ 
%
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9DULDWLRQGHYLWHVVH 
6<67Ê0(675,3+$6e6e48,/,%5e6 
% % 5pVHDXWULSKDVppTXLOLEUp 
5pFHSWHXUVWULSKDVpVpTXLOLEUpV 
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3UpVHQWDWLRQ 
%
%LODQpQHUJLWLTXHHWFDUDFWpULVWLTXHV 
&RPPDQGHHWSURWHFWLRQ 

$03/,),&$7(856/,1e$,5(6,17e*5e6 
& & 0RQWDJHVjEDVHG¶$/, 
$SSOLFDWLRQV 


 $ඞඉඖග඘ක඗඘඗ඛ
'DQVOHFDGUHGHODUpYLVLRQSDUWLHOOHHQWDPpHGHSXLVGHX[DQVGDQVOHVSURJUDPPHV
GHJpQLHpOHFWULTXHDXQLYHDXGHODqPHHWGHODqPHDQQpHGHODVHFWLRQVFLHQFHV
WHFKQLTXHVYLHQWV¶LQVFULUHFHQRXYHDXPDQXHOG¶pOHFWULFLWp
/HVDXWHXUVFRQVFLHQWVGXU{OHTXHGRLWMRXHUOHPDQXHOVFRODLUHGDQVO¶DPpOLRUDWLRQ
GHODTXDOLWpGHO¶HQVHLJQHPHQWHQIRXUQLVVDQWVLSRVVLEOHjFKDTXHpOqYHXQRXWLO
VXVFHSWLEOH GH O¶DFFRPSDJQHU GLUHFWHPHQW GDQV VRQ DSSUHQWLVVDJH RQW HVVD\p GH
IDLUHGHOHXUPLHX[SDUOHELDLVGHVFRQWHQXVSURSRVpVjFRQFUpWLVHUFHVVRXKDLWV

6L OH PDQXHO VFRODLUH HVW MXJp SDU OD PDMRULWp GHV LQWHUYHQDQWV GDQV OH VHFWHXU
GH O¶pGXFDWLRQ FRPPH pWDQW O¶RXWLO OH SOXV HI¿FDFH SRXU DLGHU OHV pOqYHV GDQV OHXUV
DSSUHQWLVVDJHVLOUHVWHVRXYHQWSHUoXFRPPHXQHHQWUDYHjODOLEHUWpSpGDJRJLTXH
GHVHQVHLJQDQWVSDUOHIDLWTX¶LOSHXWSDUIRLVEULPHUODFUpDWLYLWpGHVHQVHLJQDQWVHW
SDUOjrWUHXQREVWDFOHjOHXUSURIHVVLRQQDOLVDWLRQ

&HWRXYUDJHHVWGHVWLQpSULQFLSDOHPHQWDX[pOqYHVGHODqPHVFLHQFHVWHFKQLTXHV
 7RXWHIRLV VRQ RULJLQDOLWp GDQV OD IRUPH HW GDQV OH IRQG OH UHQG XWLOLVDEOH GDQV
G¶DXWUHVYRLHVGHIRUPDWLRQ/HVFRQWHQXVGpYHORSSpVDXWRXUGHWKqPHVIpGpUDWHXUV
GpFRPSRVpVHX[PrPHVHQFKDSLWUHVHWVXMHWVGLYHUVHWYDULpVVRQWFHX[GpFODUpV
GDQVOHVQRXYHDX[SURJUDPPHV
6DQVrWUHH[KDXVWLILOVHYHXWVXI¿VDPPHQWFRPSOHWSRXUSHUPHWWUHG¶XQHSDUWGH
GpYHORSSHUFKH]OHVMHXQHVDSSUHQDQWVOHJR€WG¶DSSUHQGUHD¿QGHVXVFLWHUFKH]HX[
XQHFXULRVLWpTXLOHVLQFLWHUDjDOOHUUHFKHUFKHUOHVDYRLUHWTXLVHUDSOXVWDUGjODEDVH
GH FHWWH TXrWH SHUPDQHQWH GH VROXWLRQV j GHV VLWXDWLRQV SUREOqPHV HW G¶DXWUH SDUW
G¶RIIULUXQHRSSRUWXQLWpDX[pOqYHVGHODVHFWLRQVFLHQFHVWHFKQLTXHVSRXUSUpSDUHUOH
EDFGDQVOHVPHLOOHXUHVFRQGLWLRQV
1RXV Q¶DYRQV SDV OD SUpWHQWLRQ GH SURSRVHU GHV UHFHWWHV FOpV HQ PDLQ &KDFXQ
G¶HQWUH QRXV D GHV YDOHXUV GHV PpWKRGHV HW GHV SUpUHTXLV GLIIpUHQWV &HSHQGDQW
LO QRXV D VHPEOp LPSRUWDQW GH SDUWDJHU FHV TXHOTXHV SLVWHV SRXU PLHX[ IDYRULVHU
O¶DSSUHQWLVVDJHGHVpOqYHV
&H PDQXHO VH YHXW XQ FKDPS G¶LGpHV TXL SHXYHQW VHUYLU GH EDVH j O¶HQVHLJQDQW
SRXU FRQVWUXLUH XQ FRXUV HW XQH DFWLYLWp TXL VRLHQW DGDSWpV j VD FODVVH HW j VRQ
HQVHLJQHPHQW HW F¶HVW j O¶HQVHLJQDQW TX¶LO LQFRPEH G¶DFFRUGHU SOXV RX PRLQV
G¶LPSRUWDQFHFRQIRUPpPHQWDX[SURJUDPPHVRI¿FLHOVDX[GLIIpUHQWVSRLQWVDERUGpV
/HVVLWXDWLRQVVXSSRUWVGXFRXUVSURSRVpHVVRQWSRXUODSOXSDUWLVVXHVGXTXRWLGLHQ
HOOHVIRQWSDUWLHGXYpFXGHVpOqYHV(OOHVRQWSRXUPLVVLRQGHSHUPHWWUHjO¶DSSUHQDQW
GH FRPSUHQGUH O¶HQYLURQQHPHQW GDQV OHTXHO LO YLW GH VXVFLWHU XQ TXHVWLRQQHPHQW
G¶HVVD\HUGHVDWLVIDLUHVDFXULRVLWp
/HFRQWHQXVFLHQWL¿TXHHWODFRPSpWHQFHGHPRGpOLVHUOHVREMHWVRXOHVSKpQRPqQHV
DX[TXHOVOHVDSSUHQDQWVVRQWFRQIURQWpVVHURQWGHERQVRXWLOVSRXUPLHX[FRPSUHQGUH
ODQDWXUHGHVFKRVHVHWGHVSKpQRPqQHVSURSRVHUGHVFKRL[DGpTXDWVHWDUJXPHQWpV
HWDJLUHQFRQQDLVVDQFHGHFDXVHHQWRXWHFRQVFLHQFH

1RXVHVSpURQVDLQVLUHQGUHOHVpOqYHVSDUWLHSUHQDQWHGXUDQWOHVGLIIpUHQWHVSKDVHV
GHVVpDQFHVG¶DSSUHQWLVVDJH
/HVDXWHXUV

 6ගකඝඋගඝකඍඌඝඕඉඖඝඍඔ
&HPDQXHOHVWFRPSRVpGHKXLWFKDSLWUHVGRQWOHVLQWLWXOpVVRQWGpFODUpVGDQVOHV
QRXYHDX[SURJUDPPHVjVDYRLU

 $/DORJLTXHFRPELQDWRLUH

 $/DORJLTXHVpTXHQWLHOOH

 $/DORJLTXHSURJUDPPpH

 $/¶DVVHUYLVVHPHQW

 %/HPRWHXUjFRXUDQWFRQWLQX

 %/HV\VWqPHWULSKDVppTXLOLEUp

 %/HPRWHXUDV\QFKURQHWULSKDVp

 &/HVDPSOL¿FDWHXUVOLQpDLUHVLQWpJUpV

5HOHYDQWGHVWURLVGRPDLQHVPHQWLRQQpVGDQVOHVSURJUDPPHVRI¿FLHOV

AUTOMATIQUE

ELECTROTECHNIQUE

ELECTRONIQUE


 8QHSDJHHVWGpGLpHDX[FRQWHQX[HWDX[REMHFWLIVGHFKDFXQGHVFKDSLWUHVGRQW
YRLFLXQH[HPSOH
LOGIQUE SÉQUENTIELLE
LOGIQUE SÉQUENTIELLE

I- Compteurs intégrés asynchrones

1- Présentation
a- brochage;
b- symboles;
c- modulo;
d- table de fonctionnement;
e- chronogramme.

DU PROGRAMME
2- Montage en cascade des compteurs intégrés décimaux
3- Montage en cascade des compteurs intégrés binaires

CONTENU
II- Compteurs/Décompteurs intégrés synchrones
1- Présentation
a- brochage;
b- symbôles;
c- modulo;
d- table de fonctionnement;
e- chronogramme;
f- mode de commande.
2- Association en cascade asynchrones des compteurs intégrés

III- GRAFCET 2
1- GRAFCETs synchronisés
2
2- Mise en équation

 OS A 21

DU PROGRAMME
ou de son dossier technique.

OBJECTIFS
OBJECTIFS
BJECTIFS  OS A 22 - Mettre en oeuvre un compteur/décompteur à base de
circui ts intégrés.

 OS A23 - Décrire le fonctionnement d’un système automatisé

O

à l’aide de GRAFCETS synchronisés.

 OS A 22 - Mettre en équation des GRAFCETS synchronisés.

/HFRQWHQXGHFKDTXHFKDSLWUHHVWGpFRPSRVpHQTXDWUHSDUWLHV
$8QHPLVHHQVLWXDWXLRQ
%8QFRQWHQX
&8QUpVXPp
'8QHpYDOXDWLRQ

L OGIQUE S ÉQUENTIE LL E L OGIQUE S ÉQUENTIE LL E

I- Contrôle de connaissances
1- Qu’est-ce qui cadence la vitesse à laquelle compte un compteur ?
 Un compteur est un circuit séquentiel comportant n bascules
2- Quelle est la différence entre un compteur binaire et un compteur BCD ?
décrivant au rythme d‘une horloge un cycle de comptage
ou quelconque d‛un maximum de 2n combinaisons.
régulier
3- Que signifie le libellé «DIV16» dans un symbole de compteur ?
 Dans un compteur binaire chaque bascule divise par deux la
4- Les compteurs binaires sont à base d’opérateurs logiques:
fréquence d‛horloge qui alimente son entrée CLK, avec ce genre de
a. combinatoires ?
circuit, on peut diviser la fréquence initiale par n‛importe quelle
b. séquentiels ?
puissance de 2.
5- Un compteur asynchrone est constitué
 Le modulo d‛un compteur est le nombre d‛états occupés par ce
a. d’un ensemble de bascules synchrones ?
dernier pendant un cycle complet. Le modulo maximal d‛un compteur à b. d’un ensemble de bascules asynchrones ?
n bits (n bascules) est 2n.
6- Un circuit qui compte de 10 à 26 est un compteur
 Les diviseurs de fréquence sont des compteurs dont toutes les a. modulo 26 ?
sorties ne sont pas utilisées. La division de fréquence dépendra de la b. modulo 16 ?
sortie utilisée. c. modulo 17 ?

 La remise à zéro peut être synchrone ou asynchrone. Dans le cas II- Exercices résolus
d‛une RAZ asynchrone, la combinaison à appliquer à l‛entrée ou aux
entrées de remise à zéro est celle correspondante à la valeur immé-
diatement supérieure à la dernière valeur incluse dans l‛intervalle de E XERSoit N °1
C IC E le montage suivant:
comptage.
R0(1) 2 CTR
R
 Lorsqu‛un compteur compte en ordre croissant et qu‛on veut R0(2) & CT=0
3
l‛arrêter, on peut faire un décodage partiel (recherche de la combi-
naison de la RESET), en ne tenant compte que des sorties qui sont à 1.
CKA 14 + DIV2 12
QA
H D
 Le 7490 est composé d‛un diviseur par 2 et d‛un diviseur par 5. Par DIV8 0
9 QB
CKB 1 8
mise en cascade, il permet une division par 10.
+ CT QC
2 11 QD
cycle
Le à 10 positions est différent suivant l‛ordre de la mise en
7493
cascade(QA relié à horloge B ou QD relié à l‛horloge A). Fig. 16

1- Pour quelle(s) valeur(s) du comptage la diode LED D s’allume-t-elle ? justifier

 Le cycle ayant un rapport cyclique 0,5 est appelé Bi-quinaire et
votre réponse.
l‛autre est appelé comptage BCD. Il comprend d‛autre part une entrée
2- Quelle(s) modification(s) doit-on apporter au schéma précédent pour que la LED
de forçage à 0 et une entrée de forçage à 9. s’allume à la valeur 5 uniquement en gardant toujours le même modulo (16) ?
13

12

 LOGIQUE COMBINATOIRE

LOGIQUE COMBINATOIRE

I- Les circuits intégrés combinatoires

1- Additionneur:
# Binaire.
# BCD.
2- Comparateur
3- Multiplexeur/démultiplexeur

II- Unité Arithmétique et Logique (U.A.L)

DU PROGRAMME

1- Fonction
CONTENU

2- Architecture
3- Applications
DU PROGRAMME
OBJECTIFS

) OS A11 - Mettre en œuvre un circuit intégré combinatoire.

) OS A12 - Réaliser des applications à base d’U.A.L.

 LOGIQUE COMBINATOIRE

LES CIRCUITS INTÉGRÉS COMBINATOIRES

A. MISE EN SITUATION
La rareté des éspaces disponibles en milieu urbain, conjuguée à une augmentation
croissante du nombre de véhicules en circulation ont fait des systèmes de gestion de
parkings, des outils familiers du paysage urbain. Ces parkings peuvent être publics
ou privés et par conséquent payants, à accès par abonnement ou gratuits.

I- Présentation:
Système d’étude: contrôleur d’accès de parking

Le parking objet de cette mise en situation et du type privé dont l’accès est autorisé
ou refusé en fonction des droits de l’usager et du nombre de places disponibles. Ainsi,
lorsqu’une personne arrive en voiture et présente son badge à l’entrée du parking,
si ses droits ne l’y autorisent pas ou si le nombre maximal de places affectées à sa
catégorie est atteint, l’accès lui sera refusé et il sera redirigé vers la sortie par le biais
de balises.

Ce type de fonction est utile quand plusieurs sociétés se partagent le même

parking ou lorsqu’une même société gère ses places de parking en les affectant à
des services distincts et identifiés.
L’agent d’exploitation peut visualiser en temps réel le nombre de places disponibles
et dispatcher manuellement le nombre de places restantes pour chaque groupe de
personnes.

NB : Certains parkings peuvent aller plus loin dans la qualité des services offerts aux
clients en définissant par exemple les zones autorisées et en y affectant des plages
horaires d’accès. Ils peuvent ainsi gérer les flux de personnel en toute sécurité.
9
 LOGIQUE COMBINATOIRE

II- Fonctionnement
Ce système permet, à partir des informations contenues dans le badge, de consulter
la base de données des abonnés afin de vérifier les droits affectés à cet identifiant:
date de début et de fin de validité, zones autorisées, dates et heures d’accès, etc.
En fonction de ces droits et du nombre de places disponibles, le système autorise
ou non l’accès au parking et déclenche ou non l’ouverture de la barrière.

III- Contraintes imposées par le cahier des charges

# Le contrôle de l’accès au parking est à effectuer par une signalisation bicolore

conforme à la réglementation du code de la route: feu vert accès autorisé et feu
rouge accès interdit.
# Il doit y avoir la possibilité de modifier le nombre de places utilisables (Np) qui
est au maximum de 99 places.
# L’agent d’exploitation peut visualiser à travers un affichage lumineux le nombre
de places occupées. Il peut aussi initialiser le nombre de véhicules présents
dans le parking selon la réservation de chaque groupe.
# Le système compare le nombre de véhicules garés (Nv) au nombre de places
du parking (Np), si ces deux derniers sont égaux, le feu passera au rouge et la
barrière ne s’ouvrira plus pour interdire l’entrée d’éventuelles voitures.
# Il doit y avoir la possibilité d’afficher le nombre de places libres (Npl=Np-Nv) ou
l’information «Parking complet» visible de l’extérieur.

En plus, d’autres options telles que la mise en marche continue du feu rouge
et la fermeture de la barrière même si le nombre maximum de véhicules n’est
pas atteint, permettant ainsi d’interdire temporairement l’accès pour cause de
travaux, d’accident ou autres.

IV- Schéma fonctionnel

NV Visualisation NV
(Nbre de
FP4 véhicules)
ev Up NV
Détection Dn Comptage Comparaison
sv R
FP1 FP2 FP3
A Signalisation (Feu Rouge)
sel NVP V
FP5
Soustraction (Feu vert)
sel
Initialisation
FP7
VG NP NPL NPL
FP6
Affichage
(Nbre
FP8 de places
Alimentation libres)

FP10
Int Priorité Int
FP9 l’information VG est obtenue à partir de deux roues codeuses. Fig. 2
10
 LOGIQUE COMBINATOIRE

REMARQUE:
Le schéma structurel du système est donné à la fin du manuel d’activités.

LÉGENDE
# ev: entré d’un véhicule (ev=1);
# sv: sortie d’un véhicule (sv=1);

# Up: impulsion au niveau logique bas lorsqu’un véhicule entre dans le parking;
# Dn: impulsion au niveau logique bas lorsqu’un véhicule sort du parking;

# NVP: Mot de 8 bits codé en BCD représentant le nombre de véhicules

présents dans le parking (utilisé pour la mise en fonctionnement ou la correction
d’anomalie);
# NV: Mot de 8 bits codé en BCD représentant le nombre de véhicules garés;
# NP: Mot de 8 bits codé en BCD représentant le nombre de places du parking;
# NPL: Mot de 8 bits codé en BCD représentant le nombre de places libres;

# INT : Information logique permettant l’interdiction d’accès au parking en cas de

travaux, etc…;
# VG: Nombre de voitures garées (y compris les places réservées);
# sel: bouton poussoir permettant la validation de la mise à jour du nombre de
voitures garées (NVP) par réglage des roues codeuses.
- Si sel n’est pas appuyé, les roues codeuses indiquent le nombre de places du
parking (NP) et l’afficheur indique le nombre de véhicules entrés.
- Si sel est appuyé aprés une mise à jour du nombre de places du parking suite
à une réservation, l’afficheur indiquera le nombre de places utilisées.

# A: permet de commander l’allumage d’un feu vert en cas d’autorisation d’accès

au parking et d’un feu rouge dans le cas contraire;
# R: feu rouge signalant l’interdiction d’accès au parking;
# V: feu vert signalant l’autorisation d’accès au parking;

# Alimentation: le rôle de cette fonction est de fournir l’énergie électrique néces-

saire au fonctionnement du système.

P
roblématique:
Quelles fonctions techniques et, par conséquent, quels circuits
doit-on mettre en œuvre pour répondre aux exigences du cahier
des charges de ce parking?

11
 LOGIQUE COMBINATOIRE

B. LES CIRCUITS INTÉGRÉS COMBINATOIRES

I- L’additionneur
1- Introduction
Pour gérer les informations à afficher à l’utilisateur (exemple: nombre de places
disponibles), l’unité de gestion de ce parking est appelée à faire entre autres des
opérations d’arithmétique telles que l’addition et la soustraction.
L’addition est l’opération arithmétique la plus importante dans les systèmes
numériques.
Cette opération peut être matérialisée soit par des cellules logiques de base ou par
un circuit combinatoire spécialisé, appelé additionneur.
Cette section à pour fin la mise en œuvre des additionneurs binaires intégrés
parallèles et B.C.D.

2- Principe
L’addition de deux nombres binaires est analogue à l’addition de deux nombres
décimaux. Le principe est résumé dans la table de vérité suivante:

a b S C
0 0 0 0 Avec S : la somme
C : la retenue éventuelle
0 1 1 0
1 0 1 0
1 1 0 1

3- L’additionneur binaire
a. Additionneur élémentaire
La cellule de base est un additionneur élémentaire de deux nombres binaires à 1
seul bit, répondant à la notation suivante: b 1 a1
# a1 : le bit du nombre binaire A
# b1 : le bit du nombre binaire B Add
# S1 : étant la somme c1 c0
# c0 : la retenue en entrée 1bit
# c1 : la retenue à la sortie
S1
b. Structure interne d’un additionneur à n bits
Un additionneur à n bits est l’association de n additionneurs élémentaires à 1 bit.
bn an b3 a3 b2 a2 b1 a1

cn+1 Add cn-1 c3 Add c2 Add c1 Add c0

1bit 1bit 1bit 1bit

Sn Fig. 3 S3 S2 S1
12
 LOGIQUE COMBINATOIRE

c. Additionneurs binaires intégrés

# références usuelles
Le tableau ci-dessous illustre quelques exemples d’additionneurs en circuits
intégrés.
En technologie T.T.L En technologie C.M.O.S
Additionneur à 2 bits Additionneur à 4 bits Additionneur à 4 bits
7483, 74LS83, 74283
7482 4008
74HC283, 74LS283
REMARQUE:
Les circuits 74283 sont identiques aux circuits 7483 sauf que Vcc et la masse
sont respectivement sur les broches 16 et 8. Ce brochage est conforme à la norme
appliquée actuellement qui consiste à placer les broches d’alimentation et de la
masse aux coins des boitiers.

# brochage et symbolisation des circuits de la série 74XX83

Brochage Symbole
A4 B4 10 9
1 16 A1 S1
8 6
∑3 2 15 ∑4 3 A2 S2
8 3 2
LS A3 S3
4
E

A3 C4 1 15
3 14
74
3K

A4 S4
7T
C

B3 C0
68

4 13 11
B1
+VCC 5 12 GND 7
B2
∑2 6 11 B1 4
B3
16
B2 7 10 A1 B4
A2 8 9 ∑1 13 14
C0 C4

A4 A3 A2 A1: les bits de l’opérande A 7483

B4 B3 B2 B1: les bits de l’opérande B.
S4 S3 S2 S1 ou (∑4 ∑3 ∑2 ∑1): les bits de la somme
C0 : la retenue à l’entrée.
C4 : la retenue à la sortie Fig. 4

d. Mise en œuvre des additionneurs binaires intégrés

# L’additionneur 7482
Soit à additionner 3+2. Pour réaliser cette opération, l’unité de traitement procède
comme suit:
1
¾ Convertir 3 en base 2 (3)10 = ( 0 1 1 )2
+
¾ Convertir 2 en base 2 (2)10 = ( 0 1 0 )2

¾ Additionner les deux nombres bit à bit (5)10 = ( 1 0 1 )2

¾ Convertir le résultat trouvé en décimal ( 1 0 1 )2 = ( 5 )10

13
 LOGIQUE COMBINATOIRE

Schéma de montage:
5
0 2
C0
A1 S1
1
14 12
A2 S2
3
B1
13 10
1 B2 C2

1 7482 S3 S2 S1
0
1 R3 R2 R1
220 220 220

Fig. 5

# L’additionneur 7483
Soit à additionner par exemple 14+7, l’unité de traitement procède comme suit:
# Par le biais d’un dispositif adéquat
1 1 1
 Š Convertir 14 en base 2 (14)10 = ( 0 1 1 1 0 )2
+
 Š Convertir 7 en base 2 (7)10 = ( 0 0 1 1 1 )2
Au moyen de l’additionneur =
 Š Additionner les deux nombres bit à bit (21)10 = ( 1 0 1 0 1 )2

# Un dispositif interne convertit le résultat trouvé en décimal soit:

( 1 0 1 0 1 )2 = ( 21 )10

a1 0
a2 1 10
A1 S1 9
a3 1 8
3
A2
A3
S2
S3
6
2
a4 1 1
A4 S4 15

11
B1
b1 1 7
4
B2
B3
b2 1 16
B4
b3 1 13
C0 C4 14
b4 0 S5 S4 S3 S2 S1
7483

R5 R4 R3 R2 R1
220 220 220 220 220

Fig. 6

14
 LOGIQUE COMBINATOIRE

# Mise en cascade d’additionneurs intégrés

Pour additionner deux nombres de plus de 4 bits, il faut associer en cascade
plusieurs additionneurs de 2 ou de 4 bits.

Exemple: additionneur de deux nombres à 6 bits à base du circuit 7483

a6 a5 a4 a3 a2 a1
0 0 0 0 0 0

9 10 9 10
S1 A1 S1 A1
6 8 6 8
S2 A2 S2 A2
2 3 2 3
S3 A3 S3 A3
15 1 15 1
S4 A4 S4 A4
11 11
B1 B1
7 7
B2 B2
4 4
B3 B3
16 16
B4 B4
14 13 14 13
C4 C0 C4 C0

7483 7483

0 0 0 0 0 0 0 0 0 0 0 0 0
S7 S6 S5 S4 S3 S2 S1 b6 b5 b4 b3 b2 b1
Fig. 7

4- L’additionneur BCD
a. Définition
Un additionneur B.C.D est un circuit électronique permettant d’additionner deux
nombres codés en B.C.D
Rappelons que dans le code B.C.D chaque chiffre décimal (digit) est représenté
par son équivalent binaire codé sur quatre bits (quartet).

b. Principe
En B.C.D l’opération d’addition est réalisée comme suit:

Exemple 1: Effectuons l’opération 73 + 16

En décimal 73 + 16 = 89

En BCD (73)10 = ( 0 1 1 1 0 0 1 1 ) BCD

+ (16)10 = ( 0 0 0 1 0 1 1 0 ) BCD

=(1000 1 0 0 1 ) BCD

Le résultat est: (1 0 0 0 1 0 0 1) BCD = (89)10

15
 LOGIQUE COMBINATOIRE

Exemple 2:
Effectuons l’opération 7 + 8

En décimal 7 + 8 = 15

En BCD (7)10 = ( 0 1 1 1 ) BCD

+ (8)10 = ( 1 0 0 0 ) BCD

= ( 1 1 1 1 ) BCD

Le résultat est (1 1 1 1), cette valeur dépasse l’intervalle de définition d’un digit
B.C.D (de 0 à 9). Pour remédier à ce problème on ajoute l’équivalent binaire de
(6)10 = (0110)2 au résultat trouvé.
retenu 1 11
résultat erroné (0000 1111)
ajout de 6 (0000 0110)
résultat exact (0001 0101)

1 5

Exemple 3: Effectuons maintenant l’opération 9 + 9

En décimal 9 + 9 = 18
retenu 1 1
En BCD (9)10 = ( 1 0 0 1 ) BCD
+ (9)10 = ( 1 0 0 1 ) BCD

= 1 (0 0 1 0)

Le résultat est (0001 0010)BCD  (18)10, pour remédier à ce problème on ajoute

l’équivalent binaire de (6)10 = (0110)2 au résultat trouvé.

retenue 11
résultat erroné (0001 0010)
ajout de 6 (0000 0110)
résultat exact (0001 1000)

1 8

CONCLUSION:
On doit ajouter (6)10 = (0110)2 au résultat trouvé si:
# la somme des digits par colonne dépasse 9;
# la somme produit un report sur le quartet immédiatement à gauche.
16
 LOGIQUE COMBINATOIRE

c. Réalisation industrielle
# Additionneur B.C.D à base d’additionneurs parallèles binaires
Un additionneur B.C.D doit être en mesure de répondre aux exigences suivantes:
¾ Additionner deux grandeurs codées en B.C.D selon les règles ordinaires de
l’addition binaire.
¾ Vérifier si la somme est supérieure à 9, dans ce cas ajouter le terme
de correction (0110) c’est à dire 6 en décimal à cette somme et générer un
report ramené sur le rang décimal immédiatement à gauche.
Exemple: Soient A et B deux nombres en BCD appliqués à un additionneur
parallèle à 4 bits.
a3 a2 a1 a0
+ b3 b2 b1 b0
S4 S3 S2 S1 S0
S4 est en réalité C4, le report produit par le rang du bit de poids le plus fort.
Soit Ec une sortie logique qui prendra 1 seulement quand la somme est supérieure
à (01001). L’étude des différents cas nous permet d’affirmer que Ec est à 1 quand
l’une ou l’autre des conditions suivantes est réalisée:
 ¾ Quand C4 = 1 (somme supérieure à 15)
 ¾ Quand S3 = 1 et que S2 ou S1 ou les deux sont à 1 (somme entre 10 et 15).
Formulée sous forme d’équation booléenne, cette constatation est traduite comme
suit : EC = C4 + S3.(S2 +S1) b3 b2 b1 b0 a3 a2 a1 a0
0 0 0 0 0 0 0 0
Donc, pour réaliser
un additionneur
BCD nous avons
besoin de:
11
15

12
14
7

2
6

3
5
C0

B3
B2
B1
B0

A3
A2
A1
A0

¾2 additionneurs 74283
binaires parallèles.
C4

S3
S2
S1
S0
9

10
13
1
4

Circuit de correction
¾Un circuit de EC 1
Sortie
2
correction. binaire
7432 4
6

La figure suivante 5 4

montre la structure 7408 7432 5

d’un additionneur
B.C.D à base
11
15

12
14
7

2
6

3
5

d’additionneurs
C0

B3
B2
B1
B0

A3
A2
A1
A0

parallèles binaires. 74283

C4

S3
S2
S1
S0
9

10
13
1
4

0 Sortie 0 0 0 0
Fig. 8
S4 B.C.D S3 S 2 S1 S0
17
 LOGIQUE COMBINATOIRE

# Additionneur B.C.D intégré

Ce type de circuit intègre dans le même boitier le circuit d’addition et celui de la
correction.

Exemple: le 4560
Brochage Symbole
A2 VDD 15 13
1 16 A1 S1
1 12
B2 2 15 A1 A2 S2
3 11
A3 B1 A3 S3
3 14 5 10
A4 S4
B3 4 13 S1 14
B1
2
A4 5 12 S2 B2
4
B4 6 11 S3 B3
6
B4
Carry in 7 10 S4
VSS 8 9 Carry out 7 9
CI CO

Fig. 9 4560

d. Mise en œuvre du circuit 4560

Le schéma suivant montre les niveaux logiques des entrées et des sorties du C.I
4560 lors de l’addition de 8 avec 7.
a1 0
a2 0 15
A1 S1 13
a3 0 1
3
A2
A3
S2
S3
12
11
a4 1 5
14
A4 S4 10
B1
2
b1 1 4
6
B2
B3
b2 1
B4

b3 1 7
CI CO 9
b4 0 S5 S4 S3 S2 S1
4560

R5 R4 R3 R2 R1
220 220 220 220 220

Fig. 10

e. Mise en cascade des circuits 4560

EXEMPLE:
Soit à additionner en B.C.D les nombres A et B, avec A=49 et B =35.

18
 LOGIQUE COMBINATOIRE

Schéma de cabâge
Dizaines Unités

0 0 1 1 0 1 0 1 0 1 0 0 1 0 0 1

14

15
14

15

6
4
2

5
3
1
7

6
4
2

5
3
1

CI

B4
B3
B2
B1
A4
A3
A2
A1
CI

B4
B3
B2
B1
A4
A3
A2
A1

4560 4560

CO

S4
S3
S2
S1
CO

S4
S3
S2
S1

10
11
12
13
9

10
11
12
13

0 1 0 0 1 Fig. 11 0 0 1 1

5- L’addition en complément à 2
a. Rappel: le complément à 2 d’un nombre binaire s’obtient de deux façons:
# Complémenter bit par bit les éléments du nombre binaire (le complément à 1)
et ajouter (1) au poids le plus faible.

EXEMPLE:
0 1 0 1 1 0 1 + (45)10
Bit de signe Grandeur exacte
1 0 1 0 0 1 1 - (45)10
Bit de signe Complément à 2

# Pratiquement il est plus simple de procéder comme suit : en allant de droite à

gauche, garder tous les chiffres depuis la droite jusqu’au premier 1 (y compris)
puis inverser tous les suivants.

b. Intérêt: le complément à 2 d’un nombre binaire signé transforme un nombre

positif en un nombre négatif est vice versa.
c. Principe de l’addition en complément à 2
# Cas de deux nombres positifs:
+9 Î 0 1 0 0 1 Vraie grandeur
+5 Î 0 0 1 0 1 Vraie grandeur
0 1 1 1 0 Somme VG = + (14)10
Bit de signe
19
 LOGIQUE COMBINATOIRE

# Cas d’un nombre positif et un nombre négatif plus petit

+9Î 0 1 0 0 1 Vraie grandeur

-5Î 1 1 0 1 1 Complément à 2
Dépassement ĺ 1 0 0 1 0 0 Somme VG = + (4)10
Bit de signe

d. Avantage de la notation en complément à 2

Comme nous l’avons vu plus haut, avec cette notation on parvient à soustraire en
effectuant en réalité une addition. Pratiquement avec les mêmes circuits on peut
effectuer des additions et des soustractions.

N.B: La soustraction en BCD est effectuée comme l’addition. Dans certains cas il
faut ajuster le résultat par la soustraction d’un terme correctif.

II- Le comparateur
1- Introduction
L’affichage du nombre de places libres évoqué plus haut dans ce cours ne peut
avoir lieu et ne peut être fiable qu’après comparaison du nombre de places occupées
à la capacité du parking.
Comme pour les additionneurs, cette opération peut être réalisée avec des cellules
logiques de base, néanmoins dans cette section on va s’intéresser aux circuits
spécialisés appelés comparateurs et pouvant remplir la dite fonction.

2- Principe
Il s’agit de comparer deux nombres binaires A et B pour indiquer en sortie
si (A > B ; A < B ou A = B).
Avec A= an an-1 ……..a2 a1 a0 et B = bnbn-1 ……..b2b1b0
La comparaison commence par les bits de poids le plus fort (M.S.B):
# Si an > bn on peut conclure que A > B
# Si an < bn on peut conclure que A < B
# Si an = bn il faut poursuivre la comparaison de la même façon avec les autres
bits de poids inférieurs de bit en bit jusqu’au bit de poids le plus faible (L.S.B) si
nécessaire.

3- Structure
La comparaison se fait bit à bit, d’où la nécessité d’un comparateur élémentaire de
deux nombres à un bit dont la structure est représentée par la figure 12:

A A>B
Comparateur
A=B
B à 1 bit A<B
Fig. 12
20
 LOGIQUE COMBINATOIRE

Pour comparer deux nombres codés sur plusieurs bits, il est nécessaire d’associer
entre eux autant de comparateurs élémentaires qu’il y a de bits.

EXEMPLE:
Structure d’un comparateur de deux nombres A et B à 2 bits avec:
A= a1 a0 et B= b1 b0

a1 b1 a0 b0

a1>b1 a0>b0
e1 a1=b1 a0=b0 A=B
C1 C0
a1<b1 a0<b0

A>B
≥1

A<B
≥1
Fig. 13

4- Exemples de comparateurs en circuits intégrés

Le tableau ci-dessous illustre quelques exemples de comparateurs en circuits
intégrés.

En technologie T.T.L En technologie C.M.O.S

Comparateurs à 4 bits Comparateurs à 8 bits Comparateurs à 4 bits
7485, 74LS85 74LS682, 74LS688 4063, 4585

5- Brochage et symbolisation de la série 74XX85

Brochage Symbole
10
B3 1 16 VCC 12
A0
A3 A1
A<B 2 15 13
A2
A=B 3 14 B2 15
A3
9
A>B 4 13 A2 B0
11
B1
QA>B 5 12 A1 14
B2
1
QA=B 6 11 B1 2
B3
7
A0 A<B QA<B
QA<B 7 10 3
A=B QA=B 6
GND 8 9 B0 4 5
A>B QA>B

Fig. 14 7485

21
 LOGIQUE COMBINATOIRE

Ce circuit compare deux mots binaires A et B de 4 bits chacun:

# A3 A2 A1 A0: les bits du mot binaire A.
# B3 B2 B1 B0: les bits du mot binaire B.
# QA<B ; QA>B ; QA=B: sorties (résultat de la comparaison).
# A<B ; A>B ; A=B: entrées de mise en cascade pour comparer des nombres de
plus de 4 bits.

6- Mise en œuvre d’un comparateur de type 74xx85

La comparaison de deux nombres à 4 bits A=a3a2a1a0 et B=b3b2b1b0 nécessite
un circuit 7485 dont les broches de mise en cascade (broche 2, 3 et 4) doivent être
connectées respectivement aux niveaux logiques «0», «1» et «0».

JUSTIFICATION:

D’après la fiche technique du circuit 7485 si (a3=b3) et (a2=b2) et (a1=b1) et (a0 =b0)
la sortie dépend de l’état logique des entrées de mise en cascade.

Autrement dit la sortie QA=B (broche 6) ne prend 1 que si l’entrée de mise en

cascade A=B (broche 3) est égale à 1.

# Comparateur de deux nombres binaires de 4 bits à base de C.I 74HC85

Schéma de cablâge

+VCC
a0
a1
a2
74HC85
a3
R1 R2 R3 R4 10
10K 10K 10K 10K A0
12
A1
13
A2
15
A3
9
B0
11
B1
14
B2
1
B3
2 7
A<B QA<B
b0 3
4
A=B QA=B 6
5
A>B QA>B
b1
74HC85
b2 A>B A=B A<B
1 0
b3
R5 R6 R7 R8 R9 R10 R11
10K 10K 10K 10K
220 220 220

Fig. 15

22
 LOGIQUE COMBINATOIRE

7- Mise en cascade des comparateurs intégrés

Le montage en cascade de ces circuits constitue une façon d’étendre la comparaison
à plus de 4 bits.
a. Principe
b7 b6 b5 b4 a7 a 6 a5 a4 b3 b2 b1 b0 a3 a2 a 1 a0

+5V
B3 B2 B1 B0 A3 A2 A1 A0 B3 B2 B1 B0 A3 A2 A1 A0
A<B A<B
7585 A=B 7585 A=B
A>B A>B
QA<B QA=B QA>B QA<B QA=B QA>B

Sorties de la comparaison
Fig. 16

b. Réalisation d’un comparateur de deux nombres à 8 bits

avec A=a7a6a5a4a3a2a1a0 et B=b7b6b5b4b3b2b1b0
# Nombre de circuits nécessaires de la série 7485: 2 circuits.
# Les sorties du circuit gérant les 4 bits du poids faible (broche «5», «6» et «7»)
doivent être reliées respectivement aux entrées du comparateur gérant les bits
du poids fort (broche «4», «3» et «2»).
# Les entrées de mise en cascade du comparateur gérant les bits du poids faible
(broche «4», «3» et «2») sont reliées respectivement aux niveaux logiques «0»,
«1» et «0».
Schéma de cablâge
C.I.1
a0 0 10
12
A0
A1
a1 0 13
15
A2
A3
a2 0 9
11
B0
B1
a3 0 14
1
B2
B3
a4 0 2
3
A<B
A=B
QA<B
QA=B
7
6
a5 0 4
A>B QA>B
5

a6 0 7485
a7 0
A>B A=B A<B
1 0 0 1 0
b0 0
b1 0
b2 0
C.I.2
b3 0 10
A0
b4 0 12
13
A1
A2
b5 0 15
9
A3
B0
b6 0 11
14
B1
B2
b7 0 1
2
B3
A<B QA<B
7
3 6
A=B QA=B
4 5
A>B QA>B

7485
Fig. 17

23
 LOGIQUE COMBINATOIRE

III- Multiplexeur/démultiplexeur
1- Introduction:
Le cahier des charges du parking préconise, entre autre, l’affichage de diverses
informations pour guider l’automobiliste durant l’exploration des lieux.
Vue la diversité de ces informations, ces dernières nécessitent un support d’affichage
par information et donc un câblage dédié pour chacun d’eux et par conséquent des
frais de câblage, de maintenance et d’entretien plus élevés.
Pour réduire ces frais et pour gérer judicieusement ces équipements on fait appel
au MULTIPLEXAGE.
Cette fonction est généralement assurée par des circuits spécialisés appelés
multiplexeurs/démultiplexeurs.

2- Le multiplexeur
Le multiplexeur désigné généralement par (MUX) est un circuit logique ayant
plusieurs entrées de données et une seule sortie communiquant ces données.
L’aiguillage de l’entrée de données désirée vers la seule sortie est conditionné par
la combinaison des entrées de sélection (appelées parfois entrées D’ADRESSES).
Le multiplexage consiste donc à envoyer sur une même ligne de transmission des
informations provenant de sources différentes.
a. Principe
E0 0
Entrées

E1 1
S
E2 2 Sortie
E3 3

Sélection Fig. 18

Dans cet exemple, le multiplexeur a 4 entrées logiques E0, E1, E2 et E3, et une sortie
logique S. En fonction de la sélection, une des 4 entrées se retrouvera à la sortie du
multiplexeur:
# si la sélection est placée en position 0, la sortie prend l’état logique de l’entrée E0;
# si la sélection est placée en position 1, la sortie prend l’état logique de l’entrée E1;
# si la sélection est placée en position 2, la sortie prend l’état logique de l’entrée E2;
# si la sélection est placée en position 3, la sortie prend l’état logique de l’entrée E3.

b. Etude des multiplexeurs

Exemple: multiplexeur intégré à 4 voies (74153)
Le circuit intégré 74153 contient deux multiplexeurs à 4 voies à entrées de sélection
A et B communes. Chaque multiplexeur dispose d’une entrée de validation E ou G
(STROBE). Celle-ci, portée à l’état 1, force la sortie du multiplexeur correspondant à
l’état 0 indépendamment de l’état des autres entrées.
Le circuit 74153 compte:
# 4 entrées de données pour le multiplexeur 1 (1C0, 1C1, 1C2, 1C3);
# 4 entrées de données pour le multiplexeur 2 (2C0, 2C1, 2C2, 2C3);
# 2 entrées de sélection A et B;
24
 LOGIQUE COMBINATOIRE

# 1 entrée de validation 1G pour le multiplexeur 1;

# 1 entrée de validation 2G pour le multiplexeur 2;
# 2 sorties: 1Y pour le multiplexeur 1 et 2Y pour le multiplexeur 2.
Brochage Table de fonctionnment Symbole
Entrées Sortie
14
VCC B 74153
1G 1 16 A B C0 C1 C2 C3 G Y 2
A
B 2 15 2G x x x x x x 1 0
A 1G 1 1EN MUX
1C3 3 14 0 0 0 x x x 0 0 6
1C0
5 7
1C2 4 13 2C3 0 0 1 x x x 0 1 4
1C1 1Y
1C2
3
1C1 5 12 2C2 0 1 x 0 x x 0 0 1C3

1C0 6 11 2C1 0 1 x 1 x x 0 1 2G 15
10
2EN
2C0
1Y 7 10 2C0 1 0 x x 0 x 0 0 11 2C1 2Y 9
12 2C2
GND 8 9 2Y 1 0 x x 1 x 0 1 13 2C3
1 1 x x x 0 0 0
74153
Fig. 19 1 1 x x x 1 0 1

FONCTIONNEMENT:
# Si le multiplexeur n’est pas validé (entrée EN ou G à 1), la sortie Y est à 0 quel
que soit l’état des entrées de données et celui des entrées de sélection.

# Si le circuit est validé (entrée de validation EN ou G à 0), on retrouve sur la

sortie du multiplexeur l’état logique de l’entrée de donnée qui est sélectionnée
avec les entrées de sélection A et B selon la table de fonctionnement précédente.

c. Multiplexeurs usuels
Le tableau ci-dessous illustre quelques exemples de multiplexeurs en circuits
intégrés.
# En technologie TTL
Type Fonction
74150 Multiplexeur 16 voies vers 1
74151 Multiplexeur 8 voies vers 1 (2 sorties complémentaires)
74152 Multiplexeur 8 voies vers 1
74153 Double multiplexeur 4 voies vers 1
74157 Quadruple multiplexeur 2 voies vers 1

# En technologie CMOS
Type Fonction
4019 Quadruple multiplexeur 2 voies vers 1
4512 Multiplexeur 8 voies vers 1
4519 Quadruple multiplexeur 2 voies vers 1
4539 Double multiplexeur 4 voies vers 1
25
 LOGIQUE COMBINATOIRE

d. Utilisation des multiplexeurs

Les applications d’un multiplexeur en électronique sont principalement:
# la génération de fonctions logiques (cette application sera traitée plus en détails
dans la section suivante);
# la conversion parallèle/série d’informations: dans de nombreux systèmes
numériques, le traitement des données binaires se fait en parallèle (c’est-à-
dire simultanément). Cependant, quand on doit transférer ces données sur de
longues distances (cas de la téléphonie par exemple), il n’est pas souhaitable
de le faire en parallèle parce que cela exige un grand nombre de lignes de
transmission. C’est la raison pour laquelle les informations ou les données
binaires qui sont exprimées sous forme parallèle sont souvent converties sous
forme série avant d’être transmises à l’endroit de destination;
# l’affichage multiplexé sur des afficheurs 7 segments: cette technique permet
généralement la limitation de la consommation de ce type d’afficheurs et la
réduction du nombre de fils de connexions;
# D’autres applications ont vu le jour avec l’apparition des multiplexeurs tels
que (la concentration de données et leur transmission, le décodage des
claviers matriciels et d’autres…).

e. Le multiplexeur en tant que générateur de fonctions logiques

# Introduction: Il est possible d’exploiter les multiplexeurs afin de matérialiser
directement des fonctions logiques à partir d’une table de vérité donnée sans
pour autant devoir passer par le processus de simplification.
# Principe:
Pour mettre en œuvre un multiplexeur dans de telle configuration on procède
comme suit :
¾Les variables d’entrée de la dite fonction doivent être reliées aux entrées de
sélection.
¾Les entrées de données du multiplexeur doivent être raccordées en
permanence à un niveau logique (0) ou (1) en fonction des données de la table
de vérité.
EXEMPLE
Soit la table de vérité suivante:
c b a S
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1

26
 LOGIQUE COMBINATOIRE

CONSTATATIONS
4 5
¾ la table de vérité comporte 3 variables d’entrée. Le 3
X0 Y
multiplexeur à utiliser doit comporter alors au moins 3 entrées 2
X1
X2 Y
6
de sélection donc à 8 entrées tel que le 74151. 1
X3
15
X4
14
X5
¾D’après la table de vérité, S prend (0) quand 13
X6
12
cba = 000, 011, 100, 101 et 110. X7
11
A
Dans les autres cas S prendra (1). 10
B
9
C
7
E
74HC151
Fig. 20
SOLUTION

¾ Les variables d’entrée a, b et c doivent être raccordées respectivement aux

entrées de sélection A, B et C.

¾ Relier en permanence les entrées de données (X0 à X7) à un niveau logique bas
ou à un niveau logique haut en respectant à la fois les données de la table de vérité
et celles de la table de fonctionnement du multiplexeur utilisé.

La confrontation des différentes combinaisons de la table de vérité à celles de la

table de fonctionnement du multiplexeur exige la mise en permanence au niveau
logique bas (0) des entrées de données suivantes (X0, X3, X4, X5 et X6) par contre les
autres entrées (X1, X2 et X7) doivent être reliées en permanence au niveau logique
haut (1).
D’où le montage suivant:

+VCC
4 5
X0 Y
3
X1
2
X2 Y
6 S
1
X3
15
X4
14
X5
13
X6 R4
12 220
X7
a 11
A
10
b B
9
C
c
R1 R2 R3 7
E
74HC151
10K 10K 10K

74HC151 Fig. 21

27
 LOGIQUE COMBINATOIRE

3- Le démultiplexeur
Le démultiplexeur (DMUX) est un circuit logique ayant une entrée de données et
plusieurs sorties.
L’aiguillage de la donnée vers l’une des sorties est conditionné par la combinaison
des entrées de sélection (appelées parfois entrées D’ADRESSES).
Le démultiplexage consiste donc à répartir une information série provenant d’une
seule et unique entrée vers des sorties différentes.
a. Principe
0 S0
1 S1
E Sorties
2 S2
Entrée
3 S3

Sélection Fig. 22

Dans cet exemple, le démultiplexeur a une entrée logique E, et 4 sorties logiques

S0, S1, S2 et S3. En fonction de la sélection, les informations présentes sur l’entrée du
démultiplexeur se retrouvent sur l’une des sorties :
# si la sélection est placée en position 0, l’état logique de l’entrée E se retrouve
sur la sortie S0;
# si la sélection est placée en position 1, l’état logique de l’entrée E se retrouve
sur la sortie S1;
# si la sélection est placée en position 2, l’état logique de l’entrée E se retrouve
sur la sortie S2;
# si la sélection est placée en position 3, l’état logique de l’entrée E se retrouve
sur la sortie S3.

b. Etude des démultiplexeurs

Exemple: démultiplexeur intégré (74LS139)
Brochage Table de fonctionnment Symbole

1E VCC 2 4
1 16 Entrées Sortie 1A Y0
3 5
1A 2 15 2E 1B Y1
E B A Y0 Y1 Y2 Y3 6
1B 3 14 2A Y2
1 x x 1 1 1 1 1G 1 E Y3
7
1Y0 4 13 2B 0 0 0 0 1 1 1
1Y1 5 12 2Y0 14 12
0 0 1 1 0 1 1 2A Y0
1Y2 6 11 2Y1 13 11
0 1 0 1 1 0 1 2B Y1
1Y3 7 10 2Y2 10
0 1 1 1 1 1 0 Y2
GND 8 9 2Y3 2G 15 E Y3
9

74LS139 E ≡ EN ≡ G 74LS139
Fig. 23

Le circuit 74LS139 comporte 2 démultiplexeurs 1 voie vers 4.

Chaque démultiplexeur est composé de :
# deux entrées de sélection A et B;
# une entrée de donnée E;
# quatre sorties Y0, Y1, Y2 et Y3.
28
 LOGIQUE COMBINATOIRE

FONCTIONNEMENT
L’entrée de validation E et les sorties Y0, Y1, Y2 et Y3 sont actives à l’état 0.
# Si l’entrée E est à l’état 1, le circuit 74LS139 n’est pas validé
et toutes ses sorties passent à l’état 1.
# Si l’entrée E est à l’état 0, le circuit est validé et la sortie
sélectionnée par les entrées A et B du démultiplexeur passe à l’état 0.
Nous pouvons dire que la donnée «0» présente sur l’entrée E est transférée vers la
sortie sélectionnée.

Y0
A 0
B 0 Y1
2 4
A Y0
3 5
B Y1
6
1
Y2
7
Y2
E 0 E Y3

74LS139
Fig. 24 Y3

# Pour AB = 00 l’entrée de donnée E est dirigée vers la sortie Y0 (Y0 =0).

# Pour AB = 01 l’entrée de donnée E est dirigée vers la sortie Y1 (Y1 =0).
# Pour AB = 10 l’entrée de donnée E est dirigée vers la sortie Y2 (Y2 =0).
# Pour AB = 11 l’entrée de donnée E est dirigée vers la sortie Y3 (Y3 =0).
On remarque que le nombre binaire formé par l’état des entrées de sélection B et
A donne l’indice décimal de la sortie concernée.
Par exemple, lorsque AB = 10 (soit 2 en décimal), la sortie concernée est Y2.

c. Démultiplexeurs usuels
Le tableau ci-dessous illustre quelques exemples de démultiplexeurs en circuits
intégrés.
# En technologie TTL
Type Fonction
74139 Double démultiplexeur 2 voies vers 4
74238 Démultiplexeur 3 voies vers 8
74154 Démultiplexeur 4 voies vers 16

# En technologie CMOS
Type Fonction
4555 Double démultiplexeur 2 voies vers 4
4514 Démultiplexeur 1 vers 16
4515 Démultiplexeur 4 voies vers 16
29
 LOGIQUE COMBINATOIRE

d. Extension d’un démultiplexeur

Il est possible de réaliser l’extension d’un démultiplexeur par une structure
pyramidale.
Exemple: Réalisation d’un démultiplexeur 4 voies vers 16
Les quatre sorties d’un démultiplexeur 2 voies vers 4 activent quatre démultiplexeurs
2 voies vers 4. Nous obtenons ainsi un démultiplexeur 4 voies vers 16.
Y0 Y4 Y8 Y12

74LS139 Y1 Y5 Y9 Y13

Y2 Y6 Y10 Y14

Y3 Y7 Y11 Y15

A1 0
A2 0
U1:A U1:B U2:A U2:B
2 4 2 4 14 12 2 4
3
A Y0
5 3
A Y0
5 13
A Y0
11 3
A Y0
5
B Y1
6
B Y1
6
B Y1
10
B Y1
6
Y2 Y2 Y2 Y2
1 7 1 7 15 9 1 7
E Y3 E Y3 E Y3 E Y3

74LS139 74LS139 74LS139 74LS139

U3:A
A3 0 14
A Y0 12

A4 0 13
B Y1
Y2
11
10
15 9
E
E 0
Y3
Fig. 25
74LS139

Le tableau suivant résume le fonctionnement du précédent montage:

Entrées Sortie
A4 A3 A2 A1 active
0 0 0 0 Y0
0 0 0 1 Y1
0 0 1 0 Y2
0 0 1 1 Y3
0 1 0 0 Y4
0 1 0 1 Y5
0 1 1 0 Y6
0 1 1 1 Y7
1 0 0 0 Y8
1 0 0 1 Y9
1 0 1 0 Y10
1 0 1 1 Y11 Remarque: le nombre binaire formé
1 1 0 0 Y12 par l’état des entrées de sélection (A1
1 1 0 1 Y13 à A4) donne l’indice décimal de la sortie
active.
1 1 1 0 Y14
1 1 1 1 Y15
30
 LOGIQUE COMBINATOIRE

4- L’affichage multiplexé sur des afficheurs 7 segments

Pour lire le résultat d’un calcul sur des afficheurs sept segments, il nous faut autant
d’afficheurs et autant de décodeurs que de chiffres significatifs, sans compter le
grand nombre de résistors à utiliser, ce qui augmente considérablement le nombre
de liaisons et le coût du montage.
A partir de 3 ou 4 chiffres, il est préférable d’adopter un affichage multiplexé
consistant à n’utiliser qu’un seul décodeur et à commuter successivement et très
rapidement, les afficheurs en question.
Cette solution est adoptée pour deux raisons:
# les diodes électroluminescentes ont un temps de réponse très court (elles s’al-
lument et s’éteignent très rapidement);
# la persistance rétinienne de l’oeil de l’être humain est d’environ 1/25ème de se-
conde. L’observateur ne s’aperçoit d’aucun clignotement.
Par exemple, l’affichage d’une radio réveil numérique, d’une machine à laver et
même des nombres Nv et Npl du système «gestion d’un parking» sont des exemples
d’application de l’affichage multiplexé.
Afficheurs à cathode commune Vers les 4 cathodes communes
des afficheurs
4 3 2 1

R’ R’ R’ R’
abcd e f g

7 T4 T3 T2 T1
4321
Z4 Z3 Z2 Z1
R R R R R R R

DECODEUR DEMULTIPLEXEUR
BCD/7SEG 1 vers 4
D C B A
A0 Génération des
MULTIPLEXEURS Sélection A1 signaux de sélection Horloge
(quadruple multiplexeur 4 voies vers 1) (compteur modulo 4)
1X3
1X2
1X1
1X0

Logique séquentielle
4X3
4X2
4X1
4X0

3X3
3X2
3X1
3X0

2X3
2X2
2X1
2X0

Groupe 3 Groupe 2 Groupe 1 Groupe 0 Fig. 26

SCHÉMA DE PRINCIPE
Ce dispositif utilise un démultiplexeur 1 vers 4 et un quadruple multiplexeur 4 voies
vers 1. Le démultiplexeur sélectionne séquentiellement chacun des afficheurs (en
mettant à la masse la cathode commune de l’afficheur) et le multiplexeur distribue
sur les 4 afficheurs en même temps le digit de l’afficheur sélectionné.
On remarque qu’avec cette technique un seul décodeur « BCD/7 segments » suffit
pour afficher un nombre en BCD de 4 chiffres (les données de sortie d’un compteur
modulo 10 000 -0 à 9999- par exemple).
31
 LOGIQUE COMBINATOIRE

C. RÉSUMÉ

# Parmi les circuits combinatoires on distingue les circuits

arithmétiques tels que les additionneurs et les soustracteurs et
les circuits logiques tels que les comparateurs, les multiplexeurs
les codeurs, etc.

# Dans la gamme des additionneurs on cite les additionneurs

parallèles et ceux B.C.D.

# La notation en complément à 2 permet de ramener une soustraction

à une simple addition.

# /DPLVHHQFDVFDGHGHFRPSDUDWHXUVORJLTXHVSHUPHWG·pWHQGUHODSODJH
de comparaison (nombre de bits).

# /·XWLOLVDWLRQ GHV PXOWLSOH[HXUV HVW WUqV UpSDQGXH HQ pOHFWURQLTXH

numérique:
Exemples: DOLPHQWDWLRQ PXOWLSOH[pH GHV DIÀFKHXUV VHSW VHJPHQWV
PDWpULDOLVDWLRQGHVIRQFWLRQVORJLTXHVJpQpUDWLRQGHIRUPHVG·RQGHV

# 8Q PXOWLSOH[HXU MRXH OH U{OH G·XQ FRPPXWDWHXU j SOXVLHXUV

SRVLWLRQVTXLDLJXLOOHYHUVODVRUWLHOHVLQIRUPDWLRQVGHQ·LPSRUWHTXHOOH
entrée.

# /HVHQWUpHVG·DGUHVVHVSHUPHWWHQWGHFRQQDvWUHjFKDTXHLQVWDQWO·pWDW
G·XQHHQWUpHGHGRQQpHV

# 3DU XQH XWLOLVDWLRQ F\FOLTXH GHV HQWUpHV G·DGUHVVHV OHV

GRQQpHVGHVHQWUpHVTXLVRQWHQSDUDOOqOHjO·HQWUpHGXPXOWLSOH[HXUVH
retrouvent en série à la sortie.

# 8Q GpPXOWLSOH[HXU MRXH OH U{OH G·XQ FRPPXWDWHXU j SOXVLHXUV

SRVLWLRQVTXLRULHQWHOHVLQIRUPDWLRQVG·HQWUpHYHUVODVRUWLHFKRLVLH

# /HVHQWUpHVG·DGUHVVHVSHUPHWWHQWGHFRQQDvWUHjFKDTXHLQVWDQWO·pWDW
G·XQHVRUWLH

# 3DU XQH XWLOLVDWLRQ F\FOLTXH GHV HQWUpHV G·DGUHVVHV OHV

GRQQpHVGHVHQWUpHVTXLVRQWHQVpULHjO·HQWUpHGXGpPXOWLSOH[HXUVH
retrouvent en parallèle à la sortie

32
 LOGIQUE COMBINATOIRE

D. ÉVALUATION
I- Contrôle des connaissances
1- Quelle est la différence entre un additionneur binaire parallèle et un addition-
neur B.C.D?
2- Quelle est la différence entre le C.I 7483 et le C.I 74283 ?
3- Quel est le rôle de C0 dans les circuits d’addition ?
4- Quel est le rôle de VDD et VSS dans les circuits d’addition?
5- Dans quels cas doit-on ajouter 6 au résultat d’addition en B.C.D?
6- Représenter 135 et 265 en B.C.D, puis additionnez-les.
Vérifier en convertissant le résultat en décimal.
7- Quel est le rôle des broches «2», «3» et «4» du circuit 7485 ?
8- Quelle est la différence entre le C.I 74LS85 et le C.I 74LS682 ?
9- Préciser l’état logique des sorties du circuit 7485 si les entrées de mise en cas-
cade A>B ; A=B et A<B sont respectivement à l’état «1» , «0» et «1».
10- Pour transmettre une entrée de donnée parmi quatre vers la sortie, un multi-
plexeur nécessite:
a. une entrée d’adresse;
b. deux entrées d’adresse;
c. trois entrées d’adresse.

11- Un multiplexeur est un circuit combinatoire permettant de:

a. transmettre un signal d’entrée parmi plusieurs vers une sortie;
b. distribuer un signal d’entrée vers une parmi plusieurs sorties.

12- Si la broche N°1 du C.I 74153 est à l’état haut, la broche N°7 sera à un niveau:
a. 0 quel que soit l’état des entrées de sélection;
b. 1 quel que soit l’état des entrées de sélection.

13- Si les broches 1,2,3 et 4 du C.I 74LS139 sont reliées à la masse, la broche N°4
sera portée à un niveau:
a. égale à 0;
b. égale à 1.

II- Exercices résolus

EXERCICE N°1
On se propose de réaliser un additionneur à base du circuit intégré 74283 capable
d’additionner 137 et 106.
1- Déterminer le nombre de circuits nécessaires de référence 74283 assurant
cette addition.

2- Tracer le schéma de montage et indiquer les niveaux logiques des entrées et

des sorties.

33
 LOGIQUE COMBINATOIRE

EXERCICE N°2
A l’aide du circuit 4008 et de portes logiques, réaliser un soustracteur capable
d’effectuer la différence (A-B) entre deux nombres binaires positifs exprimés chacun
sur 4 bits avec A toujours supérieur à B (hypothèse simplificatrice).
Rappel: A - B = A + [ -B ] = A+ [ B + 1 ].

EXERCICE N°3
On se propose de réaliser un comparateur binaire permettant d’enclencher une
alarme après le remplissage d’un carton par 10 pièces. L’opération de comptage est
effectuée par un compteur binaire (ne faisant pas partie de l’étude).
1- Indiquer le type et le nombre de circuits à utiliser.
2- Proposer un schéma de câblage de l’ensemble.

EXERCICE N°4
Afin de diminuer le nombre de circuits intégrés utilisés, on peut mettre en œuvre
des multiplexeurs pour réaliser des fonctions logiques.
Proposer un schéma réalisant la fonction OU Exclusif à l’aide d’un multiplexeur 4
vers 1 de référence 74153.

EXERCICE N°5
On veut réaliser un circuit logique à trois entrées (a,b,c) et dont la sortie S ne prend
la valeur «1» que si une seule entrée parmi les trois est à «1» .
a. Dresser la table de vérité.
b. Ecrire l’expression de S en fonction de a, b et c.
c. Proposer une solution en utilisant le circuit 74151.

III- Exercices à résoudre

EXERCICE N°1
1- Rappeler la table vérité de l’additionneur 1 bit ainsi que le circuit correspondant.
2- Réaliser un additionneur 4 bits avec retenues d’entrée et de sortie.

EXERCICE N°2
1- En utilisant le datasheet relatif au circuit 74283, relever ses principales caracté-
ristiques
2- Préciser le nombre de circuits nécessaires pour additionner 360 et 12.

EXERCICE N°3
Montrer comment assembler des additionneurs parallèles à 4 bits (74AC283) pour
faire la somme de deux nombres de 7 bits chacun.

EXERCICE N°4
Un comparateur n bits est un circuit servant à comparer 2 mots An-1A1 …..A0 et
Bn-1B1 …..B0 de n bits chacun. La sortie vaut 1 si les mots sont identiques et 0 sinon.
34
 LOGIQUE COMBINATOIRE

1- Proposer un schéma à base de portes logiques pour un comparateur 1 bit.

2- En déduire le circuit du comparateur 4 bits.

EXERCICE N°5
A l’aide d’un comparateur 4 bits intégré 7485 et de portes logiques, on veut réaliser
la comparaison de deux nombres de 5 bits. Donner le schéma correspondant à ce
système.

EXERCICE N°6
Montrer comment deux circuits 74157 et un circuit 74151 peuvent être réunis pour
former un MUX 16ĺ1 sans devoir utiliser d’autres portes logiques.

EXERCICE N°7
Réaliser un OU Exclusif à l’aide d’un MUX 4 vers 1.

EXERCICE N° 8
Montrer comment peut-on utiliser un 74151 (MUX 8ĺ1) pour générer la fonction
logique S=a.b+b.c+a.c

EXERCICE N°9
b 0 U1
c 1 G 0
7
Donner l’équation simplifiée de d
2

la configuration suivante: MUX

+VCC 0
1
S
a 2
3
1 4
5
6
7
EXERCICE N°10
Donner les équations simplifiées de la configuration suivante:
U1
b 0
c 1 G 0 R
d
2 7 &
DMUX 0
+VCC 1
2
a 3
4
1 5 M
6
7 &
+VCC
EXERCICE N°11

On veut réaliser un montage permettant d’effectuer la comparaison A<B, A=B,

A>B de 2 nombres de 2 bits A (a1a0) et B (b1b0). Etudier le circuit et donner un
schéma à base de multiplexeurs.
35
 LOGIQUE COMBINATOIRE

IV- Correction des exercices

EXERCICE N°1
1- Nombre de circuits 74283:
Il nous faut deux circuits
2- Schéma de montage
0 1 1 0 1 0 0 0 1 0 1 0 1 0 0 1

11
15

12
14
11
15

12
14

2
6

3
5
7

2
6

3
5

U2 U1

C0
C0

B3
B2
B1
B0
A3
A2
A1
A0
B3
B2
B1
B0
A3
A2
A1
A0

74283 74283
MSB LSB

C4

S3
S2
S1
S0
C4

S3
S2
S1
S0

10
13
1
4
9

10
13
1
4

0 1 1 1 1 0 0 1 1

EXERCICE N°2
Schéma de montage d’un soustracteur réalisant l’opération A-B, avec A>B.
0
A 0 U1
A-B
7 10
0 5
A1
A2
S1
S2
11 0
3 12
A3 S3
0 1
6
A4 S4
13 0
B1
4
2
B2 0
B 15
B3
B4
0 A>B
3 2
0 9
CI CO
14

4008
5 4
0
B 7 6
+1 +Vcc A - B = A + ( -B )
0
9 10
= A+ ( B + 1 )
0

EXERCICE N°3
1- Nombre de circuit: Un circuit 74153
2- Schéma de montge
+Vcc U1
10
Q0 12
A0
A1
13
A2
15
Q1 9
A3
B0
11
Compteur Q2 14
1
B1
B2
2
B3
7 ALARME
A<B QA<B
3 6
Q3 4
A=B
A>B
QA=B
QA>B
5

7485
+ Vcc BUZZER

36
 LOGIQUE COMBINATOIRE

EXERCICE N°4
S= a †b = a .b +a . b
# D’après la table de fonctionnement du circuit 74153:

S= A . B.1X0 + A. B.1X1 + A . B.1X2 + A . B.1X3

# Légalisation avec léquation du OU exclusif
S= a †b = a .b +a . b
a U1
S= A.B.1X0+A.B.1X1+A.B.1X2+A .B.1X3 14
2
0
G
0
b 1 3
S= a⊕b=a.b+a.b
a b S Vcc 1
EN MUX
donne 0 0 0
6
5
0
7 S
1
4
1X0 = 0 0 1 1 3
2
3
1X1 = 1 A=a
1 0 1 15
1X2 = 1 B=b 10

1X3 = 0 1 1 0 11
12
9

13

74153

EXERCICE N°5

a. Table de vérité
c b a S
0 0 0 0
0 0 1 1 b- Expression de la sortie
0 1 0 1
S= a.b.c+a.b.c+a.b.c
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 0
+ Vcc
U1
c- Schéma de câblage 4
X0 Y
5
S
3
X1
2 6
X2 Y
1
X3
15
X4
14
X5
13
X6
12
X7
a 11
10
A
B
b 9
C
7
E
c
74151
37
 LOGIQUE COMBINATOIRE

L’UNITE ARITHMETIQUE ET LOGIQUE

A. MISE EN SITUATION
En électronique numérique existe des circuits intégrés simples pouvant réaliser:
# des fonctions logiques : ET(7408), OU (7432), NON (7404) … ;
# des fonctions arithmétiques: additionneur binaire (74283), B.C.D (4560)...;
# la comparaison (7485:comparateur de deux nombres à 4 bits);
# le multiplexage (74157 …);
# le démultiplexage (74153…).

Pour répondre aux exigences de certaines applications, on est parfois amené à

associer ces dits circuits pour répondre à certaines fonctions.
Or par souci d’intégration et dans le but de réduire certaines dépenses on doit
mettre en œuvre d’autres solutions techniques.

P
roblématique:
# Est-il possible d’intégrer toutes ou partie de ces fonctions
dans un seul circuit ?
# Qu’appelle-t-on ce type de circuit ?
# Comment le mettre en œuvre ?

L’UNITÉ ARITHMÉTIQUE ET LOGIQUE

I- Introduction
Pour diminuer les coûts de fabrication, de développement et de maintenance, les
fabricants des circuits intégrés ont inventé un circuit logique appelé: unité
arithmétique et logique (U.A.L) regroupant plusieurs circuits dans un seul boitier
(Fig.1).

U.A.L
U.A.L
Fig. 1

38
 LOGIQUE COMBINATOIRE

II- Définition
L’unité Arithmétique et Logique (U.A.L ou A.L.U: Arithmetic and Logic Unit) est un
circuit combinatoire capable d’effectuer une grande variété d’opérations logiques et
arithmétiques.
L’U.A.L existe sous forme de circuit intégré indépendant, ou intégrée dans d’autres
circuits numériques spécialisés tels que les microprocesseurs ou les microcontrôleurs.

III- Les fonctions de base d’une U.A.L

1- Opérations logiques
Une unité arithmétique et logique permet de réaliser les opérations logiques sur
des données numériques:
# ET logique;
# OU logique;
# NON logique;
# NAND, NOR, OU exclusif …

2- Opérations arithmétiques
L’U.A.L permet également de réaliser les opérations arithmétiques : (addition,
soustraction, division et multiplication) sur des données numériques.

3- Opération de comparaison
Une unité arithmétique et logique permet également de comparer deux nombres en
indiquant dans un registre d’état si le résultat est plus grand, plus petit ou égal.

4- Opérations de décalage et de rotation

Un circuit à décalage est constitué par un nombre bien déterminé de bascules
reliées entre elles en cascade. A chaque front d’horloge, la donnée transite d’une
bascule à la suivante.

IV- Constitution
DONNÉES
L’U.A.L, dispose en gros de:
# deux entrées de données A et B sur B A
lesquelles on présentera les données à
traiter;
DE SÉLECTION
INDICATEUR

# une sortie F donnant le résultat de

ENTRÉE

l’opération effectuée;
# une entrée de sélection permettant le choix
U.A.L
de l’opération à effectuer;
# un indicateur donnant l’état du résultat
après exécution de l’opération.(Drapeau qui
indiquera s’il ya eu erreur: division par zéro, F
résultat négatif, dépassement de capacité …)
RÉSULTAT
Fig. 2
39
 LOGIQUE COMBINATOIRE

V- Architecture simplifiée

A B

ou entrées de sélection
Commande
Grandeurs
d’états

UNITÉ UNITÉ C0
ARITHMÉTIQUE LOGIQUE C1
C2

0 1
MULTIPLEXEUR

S Fig. 3

Pour chacune des unités, le choix de la fonction se fait par les entrées de sélection
C0 et C1. Les deux unités fonctionnent en parallèle, et la sélection de la sortie d’une
unité logique ou arithmétique se fait par la commande de multiplexage C2 .

VI- Etude de L’U.A.L 74181

1- Présentation
Le C.I 74181 est un circuit intégré pouvant réaliser des fonctions logiques et
arithmétiques sur deux opérandes de 4 bits. Il comporte:

# Quatre entrées relatives à l’opérande A: A3 A2 A1 A0

# Quatre entrées relatives à l’opérande B: B3 B2 B1 B0
# Une entrée de commande M permettant de réaliser:
¾Des opérations logique si M = 1
¾Des opérations arithmétiques si M = 0
# Une entrée pour la retenue du poids le plus faible Cn
¾ Cn= 0: opérations arithmétiques sans retenue
¾ Cn= 1: opérations arithmétiques avec retenue
# Quatre sorties: F3 F2 F1 F0 pour l’affichage du résultat.
# Quatre entrées de sélection: S3 S2 S1 S0 pour choisir l’opération à réaliser.
# Une sortie pour la retenue de poids fort Cn+4
# Un comparateur qui met la sortie A=B à 1, chaque fois que l’entrée A est égale
à l’entrée B indépendamment du résultat.
# Deux sorties P et G pour la liaison avec le circuit d’anticipation des retenues.
(cette partie ne fera pas l’objet de notre étude).

40
 LOGIQUE COMBINATOIRE

Brochage Symbole logique

2 9
B0 1 24 VCC A0 F0
23 10
2 23 A1 F1
A0 A1 21 11
A2 F2
3 22 19 13
S3 B1 A3 F3
S2 4 21 A2 1 14
B0 A=B
5 20 22 16
S1 B1 20
B1 CN+4
17
S0 6 19 B2 G
A3 18
B3 P 15
Cn 7 18 B3
7
M 8 17 G CN
F0 9 16 Cn+4 6
S0
5
F1 10 15 P S1
4
S2
F2 11 14 A=B 3
S3
8
GND 12 13 F3 M

74LS181 Fig. 4 74LS181

2- Mise en œuvre du C.I 74181
La mise en œuvre de ce type de circuits repose en grande partie sur l’exploitation
de la table de fonctionnement correspondante.
Fonctions Fonctions arithmétiques (M = 0)
Selection
Logique Cn= 0 Cn= 1
S3 S2 S1 S0
(M = 1) (sans retenue) (avec retenue)
0 0 0 0 F=A F =A moins 1 F= A
0 0 0 1 F=A.B F =A.B moins 1 F =A.B
0 0 1 0 F= A+B F =A.B moins 1 F=A.B
0 0 1 1 F=1 F=moins 1(complément à 2) F=0
0 1 0 0 F=A+B F= A plus (A+B) F = A plus(A+B) plus 1
0 1 0 1 F=B F = (A.B) plus (A+B) F = A.B plus(A+B) plus 1
0 1 1 0 F=A†B F = A moins B moins 1 F = A moins B
0 1 1 1 F=A+B F=A+B F=(A+B) plus 1
1 0 0 0 F=A.B F = A plus (A+B) F = A plus (A+B) plus 1
1 0 0 1 F=A†B F = A plus B F = A plus B plus 1
1 0 1 0 F=B F=(A.B) plus (A+B) F=(A.B) plus(A+B)plus1
1 0 1 1 F=A+B F= A+B F = (A+B) plus 1
1 1 0 0 F=0 F=A F = A plus A plus 1
1 1 0 1 F=A.B F = (A.B) plus A F = A.B plus A plus 1
1 1 1 0 F=A.B F = (A.B) plus A F = A. B plus A plus 1
1 1 1 1 F=A F= A F = A plus 1

41
 LOGIQUE COMBINATOIRE

3- Exemple: configurations et résultats pour quelques valeurs de A et B

Cn M S3S2S1S0 Opération A B F3F2F1F0
X 1 1 0 0 1 A†B 1101 0101 1 0 0 0
0 0 0 1 1 0 A moins B moins 1 1110 0100 1 0 0 1
1 0 0 1 1 0 A moins B 0111 0100 0 0 1 1
1 0 1 1 0 0 A plus A plus 1 0010 0111 0 1 0 1

VII- ETUDE DE L’U.A.L 74381

Brochage Symbole
3 8
A1 1 20 VCC A0 F0
1 9
A1 F1
B1 2 19 A2 19
A2 F2
11
17 12
A0 3 18 B2 A3 F3
B0 4 17 A3 4
B0
2
S0 5 16 B3 B1
18
B2
S1 6 15 Cn 16
B3
13
S2 7 14 P G
15 14
CN P
F0 8 13 G
5
F1 9 12 F3 S0
6
S1
F2 7
GND 10 11 S2

74LS381 Fig. 5 74LS381

1- Table de fonctionnement
Entrée de sélection Opération réalisée
S2 S1 S0 F ( F3 F2 F1 F0 )
0 0 0 F=0 0 0 0
0 0 1 F=B–A
0 1 0 F=A–B
0 1 1 F = A plus B
1 0 0 F = A XOR B
1 0 1 F = A OU B
1 1 0 F = A ET B
1 1 1 F = 1111

2- Exemple: configurations et résultats pour quelques valeurs de A et B

S2S1S0 Opération A B F3F2F1F0
0 0 1 B–A 1111 1101 0 0 1 0
1 1 0 A ET B 0110 1011 0 0 1 0
0 1 1 A plus B 0111 0101 1 1 0 0
11 1 F = 1111 1110 0000 1 1 1 1

42
 LOGIQUE COMBINATOIRE

B. RÉSUMÉ

'pÀQLWLRQ/·XQLWpDULWKPpWLTXHHWORJLTXHHVWXQHXQLWp
FRPELQDWRLUHSHUPHWWDQWGHUpDOLVHUSOXVLHXUVIRQFWLRQVVXU
GHX[G·HQWUpHVjQELWV(OOHSHUPHWG·H[pFXWHUSOXVLHXUVIRQFWLRQV
GHW\SH
# $ULWKPpWLTXHDGGLWLRQVRXVWUDFWLRQ
# /RJLTXHV28(7125
# &RPSDUDLVRQ
# 'pFDODJHHWURWDWLRQ

3ULQFLSH /H FKRL[ GH OD IRQFWLRQ j UpDOLVHU VH EDVH VXU OH SULQFLSH GH
PXOWLSOH[DJH
A B

ou entrées de sélection
Commande
Grandeurs
d’états

UNITÉ UNITÉ C0
ARITHMÉTIQUE LOGIQUE C1
C2

0 1
MULTIPLEXEUR

S Fig. 6

3RXUFKDFXQHGHVXQLWpVOHFKRL[GHODIRQFWLRQVHIDLWSDUOHVHQWUpHV
GHVpOHFWLRQ&0HW&1
# S3 S2 S1 S0 SRXU OH &, 11
# S1 S0 SRXU OH &, 31

/HV GHX[ XQLWpV IRQFWLRQQHQW HQ SDUDOOqOH HW OD VpOHFWLRQ GH OD VRUWLH G·XQH

XQLWp ORJLTXH RX DULWKPpWLTXH VH IDLW SDU OD FRPPDQGH GH PXOWLSOH[DJH &2
# 0  SRXU OH &, 11
# S2  SRXU OH &, 31

43
 LOGIQUE COMBINATOIRE

C. ÉVALUATION
I- Contrôle des connaissances
# Les entrées de sélection S2 S1 S0 du C.I 74381 permettent de réaliser:
a. 6 fonctions différentes
b. 8 fonctions différentes
c. 16 fonctions différentes

# Le quel de ces trois circuits est une U.A.L ?

a. 74139;
b. 74181;
c. 74151.

# En logique:
a. 1 + 1 = 0
b. 1 + 1 = 1

# En arithmétique binaire:
a. 1 + 1 = 0
b. 1 + 1 = 10

II- Exercices résolus

EXERCICE N°1
Le circuit intégré 74381 est une UAL qui permet de réaliser des opérations logiques
ou arithmétiques sur deux nombres A et B de 4 bits.
Sa table de fonctionnement est la suivante:

Entrée de sélection Opération réalisée

S2 S1 S0 F ( F3 F2 F1 F0 )
0 0 0 F=0000
0 0 1 F=B–A
0 1 0 F=A–B
0 1 1 F = A plus B
1 0 0 F = A XOR B
1 0 1 F = A OU B
1 1 0 F = A ET B
1 1 1 F=1111

En se référant à la table précédente:

1- Préciser les fonctions arithmétiques réalisées par ce circuit.
2- Préciser les fonctions logiques réalisées par ce circuit.

44
 LOGIQUE COMBINATOIRE

3- Préciser la nature de l’opération réalisée et trouver les valeurs manquantes

dans les configurations suivantes:
# S2S1S0 = 101, A = 1001 et B = 1101
# S2S1S0 = 001, A = 1100 et F3F2F1F0 = 0011
# S2S1S0 = 100, A = 1010 et B = 1110
# S2S1S0 = 011, A = 0111 et F3F2F1F0 = 1110

EXERCICE N°2
La carte électronique ci-dessous intégrée dans un système technique est destinée
à faire des opérations logiques et arithmétiques.
A0 0
A1 0
A2 0
? F0
U2

A3 0
2
23
A0
A1
F0
F1
9
10
? F1
21 11
A2 F2
19 13
A3 F3 ? F2
B0 0 1
22
B0 A=B
14
16
20
18
B1
B2
CN+4
G
17
15
? F3
B1 0 Vcc
B3 P
7
CN
B2 0 6
5
S0
S1
4
B3 0 3
8
S2
S3
M

U1
10
74181
A0
12
A1
13
A2
15
A3
9
Vcc 11
B0
B1
14
B2
1
B3
2 7
A<B QA<B
3 6
A=B QA=B
4 5
A>B QA>B
Fig. 7
7485

Préciser la fonction réalisée par l’U.A.L et l’état logique de F3F2F1F0 pour les cas
suivants:
# A=1001 et B = 0110
# A=1001 et B = 1001
# A=0110 et B = 1001

EXERCICE N°3

On désire réaliser la somme arithmétique de deux nombres de 8 bits chacun en

utilisant le circuit 74181 A=A7A6A5A4A3A2A1A0 et B=B7B6B5B4B3B2B1B0.
1- Déterminer le nombre de circuits 74181 nécessaires pour réaliser cette addition.
2- Donner les configurations nécessaires des circuits utilisés.
3- Tracer le schéma de montage en précisant les niveaux logiques des différentes
entrées et de la sortie si A=(128)10 et B=(64)10

45
 LOGIQUE COMBINATOIRE

III- Exercices à résoudre

EXERCICE N°1
Une carte électronique à base d’une U.A.L 74381 est définie par le schéma
structurel suivant:
B3 B2 B1 B0 A3 A2 A1 A 0
0 0 0 0 0 0 0 0
? F0
U1
3
1
A0 F0 8
9
? F1
19
A1 F1 11
Vcc 17
A2 F2 12
A3 F3 ? F2
4
B0
2
18
B1
B2
? F3
16
B3
Circuit de sélection 15
CN
G
P
13
14

5
S0
6
S1
7
S2

74381
S

D Q D Q D Q
H CLK CLK CLK
Q Q Q
R

7474 7474 7474

Fig. 8

En se référant au schéma structurel précédent et aux datasheets relatifs aux deux

circuits (74LS381 et 7474):
1- Déterminer la nature et le type des bascules utilisées.
2- Citer les caractéristiques du circuit de sélection ainsi que son modulo «M».
3- Préciser la fonction réalisée par l’U.A.L et l’état logique de F0, F1, F2 et F3 dans
les cas suivants :
# Après trois impulsions du signal H.
# Après sept impulsions du signal H.
# Après dix impulsions du signal H.
On donne A= 1100 et B= 1001

EXERCICE N°2 +Vcc

1 20

En se référant au datasheet du circuit 74LS381 2 19

et au schéma structurel suivant : 3 18

4 17
1- Préciser la fonction réalisée par ce circuit.
5 16
2- Donner l’état logique de F0, F1, F2 et F3.
6 15
3- Reprendre les questions 1 et 2 dans le cas où 7 14
la broche 6 est reliée à la masse. 8 13
9 12
10 11
Fig. 9
46
 LOGIQUE COMBINATOIRE

IV- Correction des exercices

EXERCICE N°1
Opération réalisée Sortie F
S2S1S0 Opérande A Opérande B Logique arithmétique F3F2F1F0
101 1001 1101 A OU B. 1101
001 1100 1111 B-A 0011
100 1010 1110 A XOR B 0100
011 0111 0111 A PLUS B 1110

EXERCICE N°2

A3A 2 A1A0 B3B2B1B0 S3S2S1S0 M Cn Opération F3F2F1S0

1 0 0 1 0 1 1 0 1 1 1 0 1 0 A.B 0 0 0 0
1 0 0 1 1 0 0 1 0 1 1 1 0 0 A+B 1 1 1 1
0 1 1 0 1 0 0 1 0 1 1 0 0 1 A moins B 1 1 0 1

EXERCICE N°3
1- Nombre de circuits: deux 74181
2- Configuration
U.A.L 1 U.A.L 2
S3 S2 S1 S0 M Cn S3 S2 S1 S0 M Cn
1 0 0 1 0 0 1 0 0 1 0 CN+4
3- Schéma de montage
A Cn1
1
U1
a0
A0 0 a0
a1
2
23
A0
A1
F0
F1
9
10 0 F0
A1 0 a1 a2 21
A2 F2 11
19 13
a3 a3 A3 F3 0 F1
A2 0 b0 1
B0 A=B 14
A3 0 a3 22 16
b1
b2 20
B1
B2
CN+4
G 17 0 F2
A4 0 a4 b3 18
B3 P 15

a5 0 F3
A5 0 7
CN
A6 0 a6 6
S0
5
S1
A7 1 a7 4
S2
3
8
S3
M
74LS181
B U2
B0 0 b0 a4
a5
2
23
A0
A1
F0
F1
9
10 0 F4
b1 21 11
B1 0 a6 19
A2 F2 13
F5
a7 A3 F3 0
B2 0 b2
b4 1
B0 A=B 14

B3 0 b3 b5
b6
22
20
B1
B2
CN+4
G
16
17 1 F6
18 15
B4 0 b4 b7 B3 P
F7
7 1
B5 0 b5 CN
6
B6 1 b6 5
S0
S1
4
B7 0 b7 3
S2
8
S3
M A=(10000000)2=(128)10
74LS181 B=(01000000)2=(64)10
1 0 0 1 0
S3 S2 S1 S0 M Fig. 10 F=(11000000)2=(192)10
47
 LOGIQUE SÉQUENTIELLE

LOGIQUE SÉQUENTIELLE

I- Compteurs intégrés asynchrones

1- Présentation
# brochage;
# symboles;
# modulo;
# table de fonctionnement;
# chronogramme.
2- Montage en cascade des compteurs intégrés décimaux
DU PROGRAMME

3- Montage en cascade des compteurs intégrés binaires

CONTENU

II- Compteurs/Décompteurs intégrés synchrones

1- Présentation
# brochage;
# symboles;
# modulo;
# table de fonctionnement; 30
# chronogramme;
# mode de commande. X1
2- Association en cascade asynchrones des compteurs
31 intégrés
KM2 T2
III- GRAFCET t2/31/30s
1- GRAFCETs synchronisés
32
2- Mise en équation
X2

) OS A21,GHQWL¿HUXQFRPSWHXULQWpJUpjSDUWLUG¶XQV\VWqPH
ou de son dossier technique.
DU PROGRAMME
OBJECTIFS

) OS A220HWWUHHQRHXYUHXQFRPSWHXUGpFRPSWHXUjEDVHGH
circuits intégrés.

) OS A23 'pFULUHOHIRQFWLRQQHPHQWG¶XQV\VWqPHDXWRPDWLVp
jO¶DLGHGH*5$)&(76V\QFKURQLVpV

) OS A24 - Mettre en équation des GRAFCETS synchronisés.

 LOGIQUE SÉQUENTIELLE

COMPTEURS INTÉGRÉS ASYNCHRONES

A. MISE EN SITUATION
Reprenons le schéma fonctionnel cité dans la mise en situation de la leçon dédié à
l’étude et à la mise en œuvre des circuits combinatoires et focalisant notre attention
sur la fonction (F4).

Celle-ci a principalement pour rôle l’incrémentation d’un dispositif à chaque accès

d’un véhicule au parking (comptage) et la décrémentation de ce même dispositif
chaque fois qu’un véhicule quitte ce même parking (décomptage).

Les résultats des opérations précédentes sont présentés à la sortie de ce dispositif

qui n’est autre qu’un composant électronique appelé communément (compteur),
sous forme binaire ou sous forme BCD.

En fonction de leurs usages finaux,

ces dits résultats sont exploités par
la PC du système afin de gérer ce
dernier en générant les séquences
de commandes adéquates et fournir
les consignes nécessaires telles
que l’affichage du nombre de places
libres, l’affichage de l’information
(Parking complet), l’interdiction
d’accès au parking lorsque ce dernier
est complet ou en maintenance, etc…

Deux cas sont à distinguer :

# Dans le premier cas le résultat doit être déchiffrable par l’humain d’où sa pré-
sentation en format BCD.
# Dans le second cas le déchiffrage de l’information par l’humain, importe peu
donc le résultat peut être présenté en format binaire.
Dans tous les cas, on est appelé à chercher la solution adéquate du point de vue
conception, ergonomie, cout et mise en œuvre.

P
roblématique:
# Quels sont les différents types de compteurs asynchrones?
# Comment choisir tel ou tel type de compteurs ?
# Comment mettre en œuvre ces types de compteurs ?
# Comment associer en cascade des compteurs de même type ?

49
 LOGIQUE SÉQUENTIELLE

B. LES COMPTEURS ASYNCHRONES OU À PROPAGATION OU SÉRIES

I- Principe
Sous cette appellation, on distingue plusieurs variantes dont principalement les
compteurs binaires et les compteurs décimaux (BCD).
Dans ce type de structure, l’impulsion d’horloge est appliquée à la première bascule
(LSB).
Pour les autres bascules, l’entrée de l’horloge Hn de la bascule n est reliée à la
sortie de la bascule précédente n -1.
En plus de leur fonction comptage, ces circuits peuvent être utilisés en tant que
diviseur de fréquence.

II- Les compteurs binaires

1- Introduction
L’élément de base du compteur est la bascule qui peut être de type D ou JK,
montées en T.
Pour ce type de composants, au lieu de brancher des bascules discrètes pour
constituer le compteur / décompteur recherché, les bascules qui les constituent, sont
complètement encapsulées dans un même circuit intégré.

2- Exemples de références de compteurs binaires

Compteurs intégrés asynchrones

Technologie TTL 7493 - 74293 - 74393
Technologie CMOS 4020 - 4024 - 4040

3- Etude du circuit TTL 7493

a. Présentation
C’est un compteur binaire modulo 16 à deux étages, réalisé à partir de quatre
bascules JK actives sur front descendant.
Le premier étage (DIV 2) est un compteur modulo 2, d’horloge CKA et de sortie
QA. Le second (DIV 8) est un compteur modulo 8 d’horloge CKB et de sorties QB,
QC et QD.
Le schéma interne de ce compteur est donné par la figure suivante:

CKA QA CKB QB QC QD
(14) (12) (1) (9) (8) (11)

1L J Q 1L J Q 1L J Q 1L J Q
CLK CLK CLK CLK
1L K R Q 1L K R Q 1L K R Q 1L K R Q

(2)
R0
(3)
R1 Fig. 2

50