Cabrera Gar

Diseño de circuitos digitales con
muy bajos requerimientos de

potencia
por
Alfonso Rafael Cabrera Galicia
Tesis sometida como requisito parcial para obtener el grado de

Maestro en Ciencias en la Especialidad de Electrónica en el
Instituto Nacional de Astrofı́sica, Óptica y Electrónica
Supervisada por:
Dr. Alejandro Dı́az Sánchez, INAOE
c
INAOE 2016
El autor otorga al INAOE el permiso de reproducir y distribuir copias
en su totalidad o en partes de esta tesis
Diseño de circuitos digitales con muy bajos
requerimientos de potencia
Tesis de Maestrı́a
Por:
Alfonso Rafael Cabrera Galicia
Asesor:
Dr. Alejandro Dı́az Sánchez
Instituto Nacional de Astrofı́sica Óptica y Electrónica

Coordinación de Electrónica
Tonantzintla, Puebla. Enero 2016

“A goal is not always meant to be reached,
it often serves simply as something to aim at.”
Bruce Lee
ii
Coordinación de Electrónica Instituto Nacional de Astrofı́sica, Óptica y Electrónica

Agradecimientos
Al Instituto Nacional de Astrofı́sica, Óptica y Electrónica (INAOE), por brindar-

me la oportunidad de especializarme profesionalmente en una institución de excelencia
y verdadero rigor cientı́fico.
A mi asesor, Dr. Alejandro Dı́az Sánchez, por su amistad, por permitirme aprender
de su ejemplo, por su ética profesional, por su paciencia, por su excelente guı́a en la
conducción de este trabajo, pero ante todo por todos esos consejos invaluables, que
han aportado enormemente al desarrollo de mi vida profesional.
A mis compañeros, por todas las horas de discusión académica y convivencia
cotidiana.
A todas aquellas personas que directa o indirectamente han contribuido al desa-
rrollo de este trabajo.
Al Consejo Nacional de Ciencia y Tecnologı́a (CONACyT), por el apoyo económico
durante mis estudios.
[iii]
iv Agradecimientos

Dedicatoria
A mis padres, familia y amigos.
[v]
vi Dedicatoria

Resumen
Los circuitos integrados se han convertido en parte importante de muchas apli-

caciones, las cuales van desde equipos de cómputo, pasando por sistemas de control
automotriz, hasta incluso los sistemas de monitoreo de la salud y la condición fı́sica
de las personas, siendo esta última la que mayor impacto puede llegar a tener en la
calidad de vida de sus usuarios. Sin embargo, los sistemas electrónicos de monito-
reo de la salud deben ser confiables y capaces de funcionar con muy bajos consumos
de potencia, ya que este tipo de sistemas generalmente son implantados dentro del
cuerpo del usuario.
Un componente importante del circuito integrado que forma parte del sistema de
monitoreo de la salud es el módulo digital, el cual a su vez está compuesto por diversos
circuitos lógicos básicos. Este módulo, al igual que los otros que conforman al sistema
de monitoreo de la salud, puede llegar a tener un consumo energético considerable,
lo que reduce la vida útil de la fuente de alimentación del sistema y su confiabilidad.
En este trabajo de tesis se proponen un conjunto de circuitos lógicos básicos los
cuales cuentan con bajos consumos de energı́a y son compatibles con aplicaciones de
señal mixta, con el objetivo de que éstos sean utilizados dentro del módulo digital del
circuito integrado que forma parte del sistema de monitoreo. De esa modo se busca
aumentar la vida útil de la fuente de energı́a y la confiabilidad de dicho sistema.
El estilo lógico utilizado en la realización de los circuitos propuestos en este trabajo
fue el SCL/CML. Este estilo tiene la ventaja de que la velocidad de operación de sus
circuitos lógicos no depende de la magnitud de su voltaje de polarización V DD, sino
de la corriente de polarización IT ail y de la magnitud del voltaje de excursión de
sus señales lógicas Vswdif . Además, al ser un estilo lógico diferencial, casi no produce
ruido de conmutación ni en los rieles de alimentación ni en el sustrato del chip, a la
vez que es robusto al ruido que puede ser ocasionado por módulos adyacentes. Más
aún, el estilo SCL/CML puede funcionar con magnitudes de polarización V DD e IT ail
[vii]
viii Resumen
reducidas, a la vez que sus transistores operan en la región de inversión débil, por lo
que los circuitos lógicos propuestos en este trabajo tienen consumos de potencia del
orden de nano Watts y son capaces de operar a frecuencias del orden de kilo Hertz.

Tabla de Contenido
Agradecimientos III
Dedicatoria V
Resumen VII
Lista de Figuras XIII
Lista de Tablas XIX
1. Introducción 1
1.1. Dispositivos Electrónicos Médicos Implantables . . . . . . . . . . . . 2
1.2. Enfoque de la investigación . . . . . . . . . . . . . . . . . . . . . . . . 7
1.3. Organización de la tesis . . . . . . . . . . . . . . . . . . . . . . . . . 8
2. Compuertas Digitales 11
2.1. Introducción . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
2.2. Niveles de abstracción de un sistema digital electrónico . . . . . . . . 12
2.3. Circuitos digitales (compuertas lógicas) . . . . . . . . . . . . . . . . . 14
2.3.1. Lógicas estáticas . . . . . . . . . . . . . . . . . . . . . . . . . 16
2.3.2. Lógicas dinámicas . . . . . . . . . . . . . . . . . . . . . . . . . 18
2.3.3. Comparativa entre lógicas estáticas y dinámicas . . . . . . . . 20
2.4. SCL/CML, un estilo lógico útil para aplicaciones con requerimientos
de bajo consumo de potencia y de señal mixta . . . . . . . . . . . . . 21
2.4.1. Consideraciones con Vsw . . . . . . . . . . . . . . . . . . . . . 26
2.4.2. Modelo del retardo de las compuertas SCL/CML . . . . . . . 28
2.4.3. Otros elementos lógicos y secuenciales . . . . . . . . . . . . . . 33
[ix]
x TABLA DE CONTENIDO
2.4.3.1. AND . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
2.4.3.2. OR . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
2.4.3.3. MUX . . . . . . . . . . . . . . . . . . . . . . . . . . 35
2.4.3.4. XOR . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
2.4.3.5. D Latch . . . . . . . . . . . . . . . . . . . . . . . . . 37
2.4.3.6. Flip Flop D . . . . . . . . . . . . . . . . . . . . . . . 39
2.4.3.7. Función lógica con una estructura SCL/CML . . . . 41
2.4.3.8. Sumador completo . . . . . . . . . . . . . . . . . . . 42
2.4.4. Ventajas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
2.4.5. Desventajas . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
2.4.6. ¿Por qué el estilo lógico SCL/CML es adecuado para aplicacio-
nes con requerimientos de bajo consumo de potencia y de señal
mixta? . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
2.5. Resumen de capı́tulo . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
3. Lógica SCL/CML para aplicaciones de bajo consumo de potencia 49

3.1. Introducción . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
3.2. Modelo EKV del transistor MOS . . . . . . . . . . . . . . . . . . . . 50
3.2.1. Densidad de carga móvil . . . . . . . . . . . . . . . . . . . . . 51
3.2.1.1. Función de umbral del dispositivo . . . . . . . . . . . 51
3.2.1.2. Aproximación para inversión fuerte . . . . . . . . . . 53
3.2.1.3. Aproximación para un caso general . . . . . . . . . . 55
3.2.1.4. Aproximación para inversión débil . . . . . . . . . . 57
3.2.2. Corriente de drenaje y modos de operación . . . . . . . . . . . 57
3.2.2.1. Relación carga - corriente . . . . . . . . . . . . . . . 57
3.2.2.2. Componentes de delantera y reversa de la corriente de
drenaje . . . . . . . . . . . . . . . . . . . . . . . . . 59
3.2.2.3. Expresión general de la corriente . . . . . . . . . . . 59
3.2.2.4. Modos de operación y coeficiente de inversión . . . . 60
3.2.2.5. Corriente de drenaje en inversión fuerte . . . . . . . 61
3.2.2.6. Corriente de drenaje para un caso general . . . . . . 63
3.2.2.7. Corriente de drenaje en inversión débil . . . . . . . . 63
3.2.3. Caracterı́sticas de pequeña señal . . . . . . . . . . . . . . . . . 64
3.2.3.1. Transconductancias . . . . . . . . . . . . . . . . . . . 65

TABLA DE CONTENIDO xi
3.2.3.2. Resistencia de salida . . . . . . . . . . . . . . . . . . 66

3.2.3.3. Capacitancias . . . . . . . . . . . . . . . . . . . . . . 67
3.2.4. Consideraciones con el modelo EKV . . . . . . . . . . . . . . . 67
3.2.4.1. Factor de pendiente n . . . . . . . . . . . . . . . . . 68
3.2.4.2. Simulación . . . . . . . . . . . . . . . . . . . . . . . 72
3.3. Lógica SCL/CML operando en inversión débil . . . . . . . . . . . . . 73
3.3.1. Relación VIndif − Idif . . . . . . . . . . . . . . . . . . . . . . . 74
3.3.2. Consideraciones de diseño y estimación de desempeño . . . . . 77
3.3.2.1. Consideración con Vsw . . . . . . . . . . . . . . . . . 77
3.3.2.2. Consideraciones con gmdif . . . . . . . . . . . . . . . 78
3.3.2.3. Consideraciones con el margen de ruido . . . . . . . 79
3.3.2.4. Consideraciones con los resistores de carga . . . . . . 82
3.3.2.5. Circuito Replica Bias . . . . . . . . . . . . . . . . . . 88
3.3.2.6. Estimación del producto potencia-retardo . . . . . . 90
3.3.2.7. Magnitud mı́nima de la corriente IT ail . . . . . . . . 92
3.4. Corrientes de fuga . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
3.4.1. Componentes principales de la corriente de fuga . . . . . . . . 94
3.4.2. Mecanismo de fuga dominante por nodo tecnológico . . . . . . 95
3.4.3. Corriente de fuga a través de los nodos tecnológicos . . . . . . 96
3.4.4. Corriente de fuga en el proceso de fabricación On Semi
C5/MOSIS 500nm . . . . . . . . . . . . . . . . . . . . . . . . 99
3.5. Conclusiones de capı́tulo . . . . . . . . . . . . . . . . . . . . . . . . . 103
4. Realización de los circuitos lógicos 105

4.1. Introducción . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
4.2. Definición de parámetros . . . . . . . . . . . . . . . . . . . . . . . . . 106
4.3. Dimensionamiento de los transistores . . . . . . . . . . . . . . . . . . 109
4.4. Replica Bias . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
4.4.1. Opamp . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
4.4.2. Interacción . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
4.4.3. Pruebas básicas . . . . . . . . . . . . . . . . . . . . . . . . . . 122
4.5. Circuitos lógicos propuestos . . . . . . . . . . . . . . . . . . . . . . . 125
4.5.1. NOT/Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
4.5.2. AND/OR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
Diseño de circuitos digitales con muy bajos requerimientos de potencia

xii TABLA DE CONTENIDO
4.5.3. MUX/XOR . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

4.5.4. Flip Flop D . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
4.6. Ensamble del circuito integrado de prueba . . . . . . . . . . . . . . . 135
4.7. Aplicaciones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
4.7.1. Contador de 8 bits . . . . . . . . . . . . . . . . . . . . . . . . 145
4.7.2. Controlador lógico . . . . . . . . . . . . . . . . . . . . . . . . 147
4.8. Conclusiones de capı́tulo . . . . . . . . . . . . . . . . . . . . . . . . . 152
5. Conclusiones y trabajo a futuro 155

5.1. Introducción . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
5.2. Sumario . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
5.3. Conclusiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
5.4. Trabajo a futuro . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
Bibliografı́a 161

Lista de Figuras
1.1. Modelo general de un sistema médico implantable [5]. . . . . . . . . . 4
2.1. Niveles de abstracción de un sistema computacional electrónico [9]. . 13

2.2. Compuertas lógicas digitales básicas. . . . . . . . . . . . . . . . . . . 15
2.3. Compuerta lógica NAND realizada con el estilo lógico CMOS estático. 18
2.4. Compuerta lógica NAND realizada con el estilo lógico dinámico. . . . 19
2.5. Estructura básica de una compuerta lógica basada en el estilo lógico
SCL/CML. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
2.6. Topologı́a de una compuerta NOT/Buffer del estilo lógico SCL/CML. 22
2.7. Curvas de voltajes y corrientes de una compuerta NOT/Buffer
SCL/CML. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
2.8. Curvas de voltajes y corrientes diferenciales de una compuerta
NOT/Buffer SCL/CML. . . . . . . . . . . . . . . . . . . . . . . . . . 26
2.9. Compuerta NOT/Buffer SCL/CML con carga capacitiva. . . . . . . . 29
2.10. Circuito lineal equivalente de la compuerta NOT/Buffer SCL/CML. . 29
2.11. Circuito lineal equivalente de la compuerta MUX SCL/CML. . . . . . 31
2.12. AND SCL/CML. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
2.13. OR SCL/CML. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
2.14. Multiplexor lógico SCL/CML. . . . . . . . . . . . . . . . . . . . . . . 36
2.15. XOR SCL/CML. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
2.16. D Latch SCL/CML. . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
2.17. D Latch SCL/CML con función de Reset. . . . . . . . . . . . . . . . 38
2.18. Flip Flop D SCL/CML. . . . . . . . . . . . . . . . . . . . . . . . . . 40
2.19. Función lógica VOut2 − VOut1 = AB + CD con una estructura SCL/CML. 41
2.20. Función suma de un sumador completo SCL/CML. . . . . . . . . . . 42
2.21. Función de acarreo correspondiente a un sumador completo SCL/CML. 43
[xiii]
xiv LISTA DE FIGURAS
3.1. Vista transversal de un transistor NMOS, se definen sus voltajes y

corrientes [17]. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
3.2. Simbolos de los dispositivos NMOS y PMOS con sus respectivas defi-
niciones de voltajes y corrientes positivas [17]. . . . . . . . . . . . . . 51
3.3. Función de umbral y densidad de carga invertida: (a) en función del
potencial superficial; (b) aproximación en inversión fuerte [17]. . . . . 53
3.4. Relación carga invertida normalizada vs. el voltaje normalizado del
canal [17]. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
3.5. (a) Corriente de drenaje; (b) descomposición de la corriente de drenaje
en sus componentes de delantera y reversa [17]. . . . . . . . . . . . . 58
3.6. Corriente de delantera o de reversa normalizada; (a) a partir del modelo
de carga 3.2.31; (b) aproximación en inversión fuerte; (c) aproximación
en inversión débil; (d) a partir de la ecuación de interpolación 3.2.31
[17]. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
3.7. Modos de operación del transistor MOS [17]. . . . . . . . . . . . . . . 61
3.8. Curva IDS vs VGS de un transistor NMOS; W = 5· 4µm, L = 0· 9µm,
VDS = 0· 1V . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
3.9. Relación VIndif - Idif del circuito digital NOT/Buffer SCL/CML ope-
rando en la región de inversión débil; gráfico correspondiente a la ecua-
ción 3.3.8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
3.10. Estructura SCL/CML básica (NOT/Buffer). . . . . . . . . . . . . . . 83
3.11. (a) Dispositivo de carga PMOS convencional, (b) dispositivo de carga
PMOS con conexión cuerpo-drenaje, (c) comparación entre las carac-
terı́sticas corriente-voltaje de la carga PMOS convencional y la car-
ga PMOS con conexión cuerpo-drenaje, (d) caracterı́sticas corriente-
voltaje de la carga PMOS con conexión cuerpo-drenaje medidas experi-
mentalmente en comparación con la caracterı́stica arrojada por simula-
ción del modelo BSIM3v3; todos los datos corresponden a un transistor
de dimensiones mı́nimas de un proceso tecnológico de 180nm CMOS [7]. 84
3.12. Vista transversal del dispositivo de carga PMOS con sus terminales
de cuerpo y drenaje en corto circuito; se muestran los componentes
parásitos que contribuyen a su operación den el régimen de inversión
débil [7]. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

LISTA DE FIGURAS xv
3.13. Circuito Replica Bias usado para el control de la impedancia de los

dispositivos de carga PMOS de un circuito NOT/Buffer SCL/CML de
bajo consumo de potencia. . . . . . . . . . . . . . . . . . . . . . . . . 88
3.14. Corrientes de fuga de un transistor NMOS, dependiendo del nodo tec-
nológico: (a) L ≥ 500nm, (b) 500nm ≥ L ≥ 100nm, (c) 100nm ≥ L ≥
50nm, (d) 50nm ≥ L [22]. . . . . . . . . . . . . . . . . . . . . . . . . 95
3.15. Tendencia de consumo de potencia dinámica (de los años 70’s al 2000)
y estática (de medianos de los 90’s hasta el 2000) [23]. . . . . . . . . . 97
3.16. Predicción de escalamiento y consumo de potencia del ITSR por dis-
positivo en el año 2001 [7]. . . . . . . . . . . . . . . . . . . . . . . . . 97
3.17. Tendencia de consumo de potencia de SOC’s para aplicaciones comer-
ciales estacionarias proyectadas por el ITSR 2011 [24]. . . . . . . . . . 98
3.18. Tendencia de consumo de potencia de SOC’s para aplicaciones comer-
ciales móviles proyectadas por el ITSR 2011 [24]. . . . . . . . . . . . 98
3.19. Layout del inversor lógico digital proporcionado por ON Semi en su kit
de diseño para el proceso de 500nm [26]. . . . . . . . . . . . . . . . . 99
3.20. Configuración utilizada en la evaluación transitoria del inversor lógico
estándar. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
3.21. Consumo de corriente del inversor estático CMOS (Celda estándar On
Semi C5/MOSIS 500nm). . . . . . . . . . . . . . . . . . . . . . . . . 100
3.22. Configuración para evaluación de corrientes de fuga del transistor
NMOS de dimensiones mı́nimas On Semi C5/MOSIS 500nm. . . . . . 101
3.23. Corriente proporcionada por VDD con respecto a Vgs (NMOS dimen-
siones mı́nimas). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
3.24. Configuración para evaluación de corrientes de fuga del transistor
PMOS de dimensiones mı́nimas On Semi C5/MOSIS 500nm. . . . . . 102
3.25. Corriente proporcionada por VDD con respecto a Vgs (PMOS dimen-
siones mı́nimas). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
3.26. Medición de corriente Ids de un transistor NMOS de dimensiones mı́ni-
mas del proceso On Semi C5/MOSIS 500nm a VDD= 0.1V [26]. . . . 103
4.1. Corriente de drenaje de un transistor NMOS de dimensiones W =

5· 4µm y L = 0· 9µm, con respecto a su voltaje compuerta a fuente. . . 109

xvi LISTA DE FIGURAS
4.2. Corriente de drenaje de un transistor NMOS de dimensiones W =

7· 2µm y L = 1· 2µm, con respecto a su voltaje compuerta a fuente. . . 110
4.3. Corriente de drenaje de un transistor PMOS de dimensiones W =
4· 8µm y L = 0· 9µm, con respecto a su voltaje compuerta a fuente; se
proyectan las respuestas del transistor con una conexión fuente-cuerpo
en corto y una conexión drenaje-cuerpo en corto. . . . . . . . . . . . 111
4.4. Diagrama esquemático del Amplificador Operacional Folded Cascode
con Espejo de Corriente Flipped Voltage Follower Current Sensor. . . 113
4.5. Configuración utilizada para evaluar la respuesta en frecuencia en lazo
abierto del OTA Folded Cascode con espejo FVFCS. . . . . . . . . . 115
4.6. Respuesta en frecuencia de lazo abierto del Amplificador Operacio-
nal Folded Cascode con espejo de corriente FVFCS; V DD = 1· 5V ,
CM V = 1V , CL = 4pF . . . . . . . . . . . . . . . . . . . . . . . . . . 115
4.7. Respuesta en frecuencia de lazo abierto del Amplificador Operacional
Folded Cascode con espejo de corriente FVFCS; V DD = 1V , CM V =
0· 666V , CL = 4pF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
4.8. Circuito Replica Bias interactuando con el un el circuito lógico
4.9. Carga de compensación propuesta. . . . . . . . . . . . . . . . . . . . 120
4.10. Respuesta transitoria del circuito Replica Bias y el circuito lógico
4.11. Respuesta transitoria del circuito Replica Bias y el circuito lógico
NOT/Buffer SCL/CML; ampliada de las señales de entrada y salida. 123
4.12. Respuestas transitorias del circuito Replica Bias ante diferentes mag-
nitudes de corriente IT ail . . . . . . . . . . . . . . . . . . . . . . . . . . 124
4.13. Circuito lógico NOT/Buffer SCL/CML propuesto. . . . . . . . . . . . 126
4.14. Respuesta transitoria del circuito lógico NOT/Buffer SCL/CML pro-
puesto, cuando es utilizado como Buffer lógico. . . . . . . . . . . . . . 126
4.15. Circuito lógico AND/NAND SCL/CML propuesto. . . . . . . . . . . 127
4.16. Respuesta transitoria del circuito lógico AND/NAND SCL/CML pro-
puesto. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
4.17. Circuito lógico OR/NOR SCL/CML propuesto. . . . . . . . . . . . . 129
4.18. Respuesta transitoria del circuito lógico OR/NOR SCL/CML propuesto.129
4.19. Circuito lógico MUX SCL/CML propuesto. . . . . . . . . . . . . . . . 130

LISTA DE FIGURAS xvii
4.20. Respuesta transitoria del circuito lógico MUX SCL/CML propuesto. . 131
4.21. Circuito lógico XOR/XNOR SCL/CML propuesto. . . . . . . . . . . 131
4.22. Respuesta transitoria del circuito lógico XOR/XNOR SCL/CML pro-
puesto. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
4.23. Circuito lógico Flip Flop D con reset SCL/CML propuesto. . . . . . . 133
4.24. Respuesta transitoria del circuito lógico Flip Flop D con reset
SCL/CML propuesto. . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
4.25. Topologı́a utilizada para la caracterización de los circuitos lógicos
SCL/CML propuestos. . . . . . . . . . . . . . . . . . . . . . . . . . . 135
4.26. Diagrama del buffer analógico B1. . . . . . . . . . . . . . . . . . . . . 136
4.27. Diagrama del multiplexor analógico 4 a 1. . . . . . . . . . . . . . . . 137
4.28. Diagrama del buffer analógico OutBuf . . . . . . . . . . . . . . . . . . 138
4.29. Layout del circuito integrado diseñado para la caracterización de los
circuito lógicos SCL/CML propuestos. . . . . . . . . . . . . . . . . . 139
4.30. Layout del chip multiproyecto enviado a fabricación. . . . . . . . . . . 140
4.31. Respuesta transitoria del circuito diseñado para la carcaterización de
los circuitos lógicos. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
4.32. Respuesta al impulso del circuito de caracterización con diferentes es-
quinas de proceso; IOpamp ref = 1µA. . . . . . . . . . . . . . . . . . . 142
4.33. Respuesta al impulso del circuito de caracterización con diferentes es-
quinas de proceso; IOpamp ref = 1· 5µA. . . . . . . . . . . . . . . . . . 143
4.34. Convertidor analógico-digital tipo rampa. . . . . . . . . . . . . . . . . 144
4.35. Topologı́a de un cantador de rizo de 8 bits compuesto de 8 Flip Flop
D con reset SCL/CML. . . . . . . . . . . . . . . . . . . . . . . . . . . 145
4.36. Respuesta transitoria del contador de rizo de 8 bits SCL/CML. . . . . 146
4.37. Diagrama de estados del controlador lógico del convertidor analógico-
digital de rampa. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
4.38. Circuito secuencial SCL/CML equivalente a la máquina de estados
descrita en la Figura 4.37. . . . . . . . . . . . . . . . . . . . . . . . . 150
4.39. Respuesta transitoria de la máquina de estados implementada con el
circuito secuencial mostrado en la Figura 4.38. . . . . . . . . . . . . . 151

xviii LISTA DE FIGURAS

Lista de Tablas
3.1. Comparación entre los valores de IDS medidos (a partir de la curva IDS
vs VGS en la figura 3.8) y calculados (utilizando la ecuación 3.2.46 y
n = 1· 7678) de transistor NMOS; W = 5· 4µm, L = 0· 9µm, VDS = 0· 1V . 70
4.1. Parámetros caracterı́sticos del Amplificador Operacional Foldede Cas-

code con espejo de corriente FVFCS, obtenidos de su respuesta en
frecuencia de lazo abierto; V DD = 1· 5V , CM V = 1V , CL = 4pF . . . 116
4.2. Parámetros caracterı́sticos del Amplificador Operacional Foldede Cas-
code con espejo de corriente FVFCS, obtenidos de su respuesta en
frecuencia de lazo abierto; V DD = 1V , CM V = 0· 666V , CL = 4pF . . 117
4.3. Tabla de verdad del multiplexor analógico 4 a 1. . . . . . . . . . . . . 138
4.4. Relación de entradas y salidas de la máquina de estados, con respecto
a las señales de control del convertidor analógico-dgital de rampa. . . 148
[xix]
xx LISTA DE TABLAS

Capı́tulo 1
Introducción
Durante el último par de décadas la humanidad ha experimentado un proceso de

revolución tecnológica. Dicho de otra forma, el desarrollo tecnológico ha modificado el
estilo de vida del ser humano a través de la implementación de los avances logrados en
diversas áreas del conocimiento tecnológico (p. e. cómputo, comunicaciones, robóti-
ca, automatización) en productos comerciales, ya sea por medio de su fabricación o
funcionamiento. Estos avances tecnológicos han sido potenciados principalmente por
el refinamiento de los procesos de fabricación de los circuitos integrados (permitiendo
la fabricación de chips con una mayor cantidad de transistores y, por ende, mayor
capacidad de procesamiento) y el uso de técnicas de diseño novedosas en su proceso
de desarrollo. Lo anterior ha convertido a los circuitos integrados en componentes
indispensables de los productos comerciales que lideran esta revolución [1].
Como consecuencia, han surgido nuevas tendencias. Por ejemplo, cada vez más
personas pueden tener acceso a una computadora, ya que los costos de producción
de éstas se han reducido [1]. También, los nuevos modelos automotrices comienzan a
incorporar más y mejores sistemas electrónicos (p.e. sistemas de seguridad, telemetrı́a,
navegación, entretenimiento, etc.) [2]. Además, se ha vuelto cada vez más frecuente
el uso de sistemas electrónicos para el monitoreo de la condición fı́sica y de salud de
las personas, ya sea mediante el uso de dispositivos wearables o implantables [3].
Esta última tendencia ha planteado nuevos retos a los ingenieros encargados del
diseño de dichos dispositivos electrónicos; los diversos requerimientos de funcionalidad
que se desean por parte de los dispositivos wearables e implantables suelen contrapo-
nerse. Idealmente se espera que un dispositivo wearable o implantable sea compacto,
tenga una excelente capacidad de operación durante largos periodos de tiempo, reali-
ce el monitoreo de diversos parámetros fisiológicos (p.e. medición de pulso cardı́aco,
presión sanguı́nea, temperatura corporal, etc.) de manera precisa, que pueda pro-
[1]
2 1. Introducción
cesar y almacenar la información fisiológica recolectada y en algunas aplicaciones

que proporcione un tratamiento médico al usuario por medio de micro actuadores
(p.e. marcapasos). Además, estos dispositivos no deben representar un peligro para
al usuario [4] [5].
Sin embargo, para que un dispositivo wearable o implantable pueda monitorear
varios parámetros fisiológicos, se requiere que éste cuente con una cantidad de sen-
sores similar a la cantidad de parámetros que se desea medir. Lo anterior puede
comprometer el tamaño del dispositivo y sus requerimientos de consumo energético,
limitando los periodos de tiempo durante los cuales podrı́a funcionar adecuadamente
o aumentando aún más sus dimensiones al requerir de una fuente de energı́a (baterı́a)
de mayor capacidad. Además, si el dispositivo cuenta con una mayor cantidad de
sensores para la medición de múltiples parámetros fisiológicos, su capacidad de pro-
cesamiento tendrá que aumentar lo que también incrementará los requerimientos de
consumo energético, tamaño y complejidad. En el caso de los dispositivos electrónicos
médicos implantables (Implantable Medical Electronic Devices, IMEDs), para com-
prender de manera adecuada los compromisos de funcionalidad que son considerados
en su etapa de diseño, deben de conocerse los bloques funcionales que los integran.
En la siguiente sección se brinda una explicación general de lo que es un dispositivo
electrónico médico implantable y cómo está conformado.
1.1. Dispositivos Electrónicos Médicos Implanta-

bles
Los dispositivos electrónicos médicos implantables (IMEDs) son aquellos que se
insertan en los seres humanos para propósitos de medición y vigilancia de diversos
parámetros fisiológicos y bioquı́micos dentro del cuerpo humano; en algunas ocasio-
nes también son utilizados en tratamientos terapéuticos y como remplazo de órganos
defectuosos. A diferencia de otros dispositivos médicos, los IMEDs cuentan con de-
terminadas ventajas, ya que son capaces de:
Realizar la medición de parámetros fisiológicos y bioquı́micos de forma precisa.
Monitorear estos parámetros a largo plazo.
Tener control sobre órganos y tejido vivo.

1.1 Dispositivos Electrónicos Médicos Implantables 3
Dar tratamiento terapéutico distinto.
Remplazar funciones biológicas perdidas.
De tal forma que los IMEDs han encontrado diversas aplicaciones como lo son
marcapasos, desfibriladores implantables, implantes cocleares, prótesis visuales, con-
troladores de dolor, prótesis de incontinencia urinaria, microsistemas de captura de
señales neuronales, microsistemas implantables de medición de parámetros fisiológi-
cos, microsistemas de suministro de medicamentos, microsistemas de rehabilitación
motriz y capsulas inalámbricas de endoscopı́a. Como puede notarse, el campo de la
electrónica médica implantable se ha convertido uno de los campos de investigación
más importantes de la ingenierı́a biomédica [5].
Sin embargo, el ambiente único que existe dentro del cuerpo humano conlleva mu-
chos retos y limitaciones de diseño para los IMEDs. Lo anterior impone requerimientos
de bajo consumo de potencia y un tamaño limitado, pero, si estos requerimientos de
diseño son cubiertos se obtienen diversos beneficios. Por ejemplo, si se reduce el con-
sumo de potencia de un IMED se puede prolongar el tiempo de vida de la baterı́a
(por lo tanto, se reduce la necesidad de recargarla constantemente, ya sea por medio
de un dispositivo externo o, en casos extremos, mediante la extracción del implante
para el remplazo de la baterı́a descargada), reduciendo también la disipación de calor
en el tejido que rodee al implante. Por otra parte, si el tamaño del IMED es reducido
es más fácil implantarlo dentro del cuerpo humano, se reducen los efectos colaterales
en el tejido vivo, y se puede obtener un mejor control y medición.
Los estrictos requerimientos de diseño establecidos para los IMEDs solo pueden ser
cubiertos mediante el uso de circuitos integrados VLSI (Very Large Scale Integration).
Esto se debe a que los procesos de fabricación de circuitos integrados pueden producir
sistemas electrónicos los cuales pueden tener bajo consumo de potencia y un tamaño
reducido. Considerando el uso de circuitos integrados VLSI para la implementación
de IMEDs y las aplicaciones que tı́picamente tienen estos dispositivos médicos, puede
extraerse el modelo general de un sistema electrónico médico implantable. Este modelo
se muestra en la Figura 1.1 y está segmentado en dos partes principales: la unidad
implantada (IMED) y la unidad externa [5].
La unidad externa se compone principalmente de una antena, un transmisor de
potencia, un transceptor, un procesador digital de señales y un controlador; sus fun-
ciones básicamente son transmitir datos al implante, recibir la información biométrica

4 1. Introducción
Figura 1.1: Modelo general de un sistema médico implantable [5].
recolectada por el implante por medio del transceptor y la antena, definir los algo-
ritmos de procesamiento digital, además de transmitir energı́a eléctrica de manera
inalámbrica a la unidad implantada (con el objetivo de evitar la extracción del IMED
para el remplazo de su baterı́a). Estas funciones no pueden ser integradas en la unidad
implantable debido a sus estrictos requerimientos de consumo de potencia y disipación
de calor. En contraste, el uso de una unidad externa tiene varios beneficios: se reduce
el riesgo de que el cuerpo presente reacciones adversas ante la presencia de una mayor
cantidad de materiales implantados, la disipación de calor de la unidad implantada
será menor, se puede tener una fuente de energı́a externa con mayor capacidad y
además se pueden modificar los algoritmos de procesamiento de señales con mayor
facilidad. Por otra parte, la unidad implantada se compone de una antena, un trans-
ceptor inalámbrico, un módulo digital integrado, un módulo de potencia, elementos
interface con el tejido vivo y los circuitos de control de estas interfaces (drivers). A
continuación se describe de manera simple cada uno de estos elementos.
Los elementos interface son el puente entre la máquina y el cuerpo humano; pueden
dividirse en dos tipos: interfaces de registro e interfaces de actuador. Las interfaces de
registro adquieren información directamente del tejido vivo (p.e. señales neuronales
eléctricas, ph, temperatura, etc.) por medio de diversos sensores (p.e. micro electrodos
neuronales, micro sensores fisiológicos y micro sensores bioquı́micos); estas interfaces
convierten las señales biológicas en señales eléctricas. Por otra parte, la interfaz de
actuador actúa directamente sobre el tejido vivo bajo las instrucciones del módulo

1.1 Dispositivos Electrónicos Médicos Implantables 5
digital integrado, por medio de la intervención de los circuitos de control de interfaz

(drivers). Las interfaces de actuador más populares son el micro electrodo (utilizado
en todo tipo de prótesis para estimular los nervios) y el micro actuador (convierte
la energı́a eléctrica en mecánica para operar motores micro mecánicos, bombas o
válvulas). Cuando se diseñan los elementos interfaz se debe de considerar tanto su
seguridad, como su confiabilidad. Además deben de tener bajos requerimientos de
potencia y un tamaño reducido.
Los circuitos de control de interfaz se dividen en dos categorı́as: amplificador-ADC
y controladores de voltaje/corriente de las interfaces actuador. Los controladores de
voltaje/corriente suministran a los actuadores del sistema los niveles de voltaje y
corrientes que necesitan para realizar de manera adecuada su función; usualmente
se componen de DAC’s. En palabras simples, la función de los controladores de vol-
taje/corriente es transformar los comandos generados por el módulo digital para el
control de los actuadores, en niveles de voltaje y corrientes los cuales son suministra-
dos a los actuadores. El Amplificador-ADC convierte las señales analógicas generadas
por las interfaces de registro en palabras digitales para el módulo digital. Los bloques
de ambas categorı́as deben de tener un bajo consumo de potencia, baja sensibilidad
al ruido y un voltaje de offset reducido.
El transceptor inalámbrico es capaz tanto de recibir comandos de control o da-
tos provenientes de la unidad externa, ası́ como de transmitir las señales biológicas
recolectadas a la unidad externa, por medio de una micro antena. Existen muchas
aproximaciones de diseño del transceptor, pero en aplicaciones médicas implantables
se da prioridad a las implementaciones que requieran un consumo de energı́a y área
reducido. Por otra parte, el diseño de micro antenas es complicado, esto con respec-
to a su tamaño, acoplamiento de impedancias, bajos requerimientos de potencia y
compatibilidad biológica con el cuerpo.
El módulo de potencia provee niveles de voltaje y corriente adecuados a todos los
módulos dentro de la unidad implantada por medio de la regulación de la energı́a
proporcionada por una fuente de alimentación. Existen dos tipos de fuentes de ali-
mentación que pueden emplearse en los módulos de potencia de los IMEDs: baterı́as
portátiles y energı́a transmitida desde el exterior. Tradicionalmente los IMEDs han
utilizado baterı́as como su fuente primaria de energı́a eléctrica. Sin embargo, a pesar
de los avances en logrados en su miniaturización, el tamaño de las baterı́as sigue siendo
considerablemente grande, ocasionando que el tamaño de los IMEDs que las utilizan

6 1. Introducción
sea mayor; además, las baterı́a en IMEDs presuponen un riesgo para el usuario ya que
existe la posibilidad de que se produzcan fugas de quı́micos dentro del cuerpo. Por el
contrario, la transferencia de energı́a desde exterior de forma inalámbrica ofrece una
posible miniaturización de la unidad implantada y un aumento del tiempo de vida
útil de la unidad (ya que se podrı́a reducir el tamaño de la baterı́a en el IMED); a
la vez, se elimina el riesgo de fugas de quı́micos. El módulo de recolección de energı́a
inalámbrico del módulo de potencia consiste de un receptor de potencia (el cuál recu-
pera la energı́a transmitida) y un regulador de potencia (éste asegura que exista un
voltaje estable para la operación de los demás módulos en el implante). En el diseño
del módulo de recolección de energı́a inalámbrico, la eficiencia de la transferencia de
potencia es uno de los parámetros más importantes, ya que es utilizado para evaluar
cualitativamente el lazo inductivo entre la unidad externa y la interna. Es importante
que en el diseño del módulo de recolección de energı́a inalámbrico se considere la
seguridad del tejido vivo, ya que la alta intensidad de los campos electromagnéticos
puede causar efectos nocivos en el cuerpo del usuario.
El módulo digital integrado ejerce un rol principal en la unidad implantada ya
que es considerado el núcleo de control de ésta; sus funciones son manipular todos los
módulos dentro de la unidad implantada y procesar digitalmente las señales biológicas
adquiridas. Por lo tanto, el módulo digital integrado en el modelo general de un IMED
se compone de: un procesador digital de señales (DSP), un sub módulo controlador y
un sub módulo de memoria. El DSP y el sub módulo de control proveen procesamiento
de señal de banda base y funciones de control del sistema como lo son: la codificación
y decodificación de datos; y administración de energı́a. Por otra parte, el sub módulo
de memoria es utilizado, tanto por el procesador del DSP y el sub módulo de control,
para almacenar información temporal o datos de programa. Al igual que todos los
demás módulos, se desea que módulo digital integrado cuente con bajos requerimientos
de consumo de potencia y tamaño.
Como se ha mencionado, todos los elementos de la unidad implantada deben de
satisfacer estrictos requerimientos de consumo de potencia y área. Por lo tanto, di-
versas técnicas de diseño enfocadas a la optimización de dichas especificaciones han
sido desarrolladas para todos sus elementos. Sin embargo, uno de los elementos del
IMED que recibe más atención al momento de optimizar su diseño, con enfoque a
una reducción de su consumo de potencia, es el módulo digital integrado. Ya que éste
es el elemento principal de la unidad implantada, deberá operar de forma constante

1.2 Enfoque de la investigación 7
y, por lo tanto, tendrá un mayor consumo de potencia. De tal forma que diversas
técnicas de optimización enfocadas a reducir su consumo de potencia son aplicadas
en diferentes niveles de abstracción, como lo son: software/algoritmo de control, algo-
ritmo de procesamiento digital de señales, arquitectura del procesador, estilo lógico,
balance frecuencia de operación/consumo de potencia y a nivel proceso de fabricación
de dispositivo (transistor).
1.2. Enfoque de la investigación

Todas las optimizaciones que se realicen en los distintos niveles de abstracción pue-
den impactar positivamente al consumo de potencia del módulo digital integrado. Sin
embargo, dependiendo del proceso de fabricación algunas pueden o no implementarse
(p.e. el uso de transistores con dieléctrico de compuerta de alta K para reducción de
la corriente de fuga gate-bulk, solo está disponible en ciertos procesos de fabricación).
Por otro lado, algunas pueden tener un mayor o menor impacto en el consumo de
potencia.
Una de las aproximaciones de optimización que parece tener mayor flexibilidad
de implementación e impacto en el consumo de potencia del módulo digital integrado
es la utilización de estilos lógicos distintos al CMOS estático para la realización de
determinados bloques lógicos.
El uso de estilos lógicos distintos al CMOS estático puede tener varias justifica-
ciones. Por ejemplo, en aplicaciones de bajo consumo de potencia generalmente los
bloques digitales operan a baja frecuencia, por lo tanto, su consumo energético se
limita solo al consumo que sus celdas digitales tienen en estado estable debido a la re-
ducción de su consumo dinámico. Antes, para el estilo CMOS estático, el consumo de
energı́a de las celdas lógicas en estado estable solı́a despreciarse ya que este consumo
energético se debe solo a las corrientes de fuga de los transistores MOS con los que
las celdas lógicas son realizadas. Lo anterior se debı́a a que en procesos de fabricación
contemporáneos, estas corrientes de fuga eran por mucho menores a la corriente que
los transistores MOS controlaban en estado activo/saturación; sin embargo, la ten-
dencia actuales en procesos de fabricación es que estas corrientes de fuga sean cada
vez mayores y que el consumo energético que estas corrientes de fuga generan sea
comparable al consumo de energı́a dinámico de las celdas CMOS estáticas. Por lo
tanto, el utilizar un estilo lógico que sea capaz de operar con consumos de potencia

8 1. Introducción
similares (del mismo orden de magnitud, no iguales ni menores) a los producidos

por las corrientes de fuga del estilo CMOS estático representarı́a un mejor uso de la
energı́a disponible, ya que en lugar de desperdiciar energı́a se estarı́a utilizando para
realizar operaciones lógicas.
Otro aspecto a considerar es el hecho de que las celdas lógicas basadas en el es-
tiló lógico CMOS estático tienden a generar picos de corriente al momento de cambiar
el estado lógico en sus salidas. Estos picos de corriente pueden generar variaciones
en el nivel de voltaje de alimentación o ruido en el substrato del chip. Cualquiera de
estas dos condiciones puede modificar de forma negativa el desempeño de los circuitos
analógicos en el chip, sobre todo en aplicaciones de señal mixta donde el uso del estilo
lógico CMOS estático debe evaluarse adecuadamente ya que los circuitos analógicos
dentro del chip pueden ser afectados.
Por lo antes expuesto, este trabajo se enfoca al análisis e implementación de
un estilo lógico determinado para la realización de un conjunto de celdas lógicas
utilizando una tecnologı́a de fabricación de circuitos integrados (OnSemi C5 0.5um,
distribuida por MOSIS [6]). Dicho estilo deberá ser capaz de proporcionar un bajo
consumo de potencia, y a la vez, ser adecuado para aplicaciones de señal mixta; por lo
tanto, se analizará el estilo conocido como lógica de fuente acoplada (Source Coupled
Logic, SCL), también llamado lógica de modo corriente (Current Mode Logic, CML)
para aplicaciones de bajo consumo de potencia y señal mixta [7] [8]. Se evaluará el
desempeño de las celdas lógicas generadas y se espera que puedan ser adecuadas para
el desarrollo de IMEDs.
1.3. Organización de la tesis

La tesis está organizada de la siguiente forma:
El capı́tulo 2 presenta conceptos básicos referentes a circuitos digitales y su rea-

lización en circuitos integrados, con énfasis en el estilo SCL/CML, exponiendo
sus ventajas y desventajas, y las razones por las cuales éste puede utilizarse en
aplicaciones con requerimientos de bajo consumo de energı́a y que sean de señal
mixta.
En el capı́tulo 3 se enfoca al manejo del estilo lógico SCL/CML en aplicaciones

de bajo consumo de potencia, para ello, se expone el modelo EKV del transistor

1.3 Organización de la tesis 9
MOS, se analizan las caracterı́sticas de este estilo cuando funciona en la región

de inversión débil y se contempla el tema de las corrientes de fuga en los procesos
de fabricación de circuitos integrados CMOS.
El capı́tulo 4 expone la metodologı́a con la que se diseñó el conjunto de circuitos

lógicos SCL/CML para aplicaciones de bajo consumo de energı́a y de señal
mixta, propuestos en este trabajo. También se exponen las simulaciones con
las que se corroboró el correcto funcionamiento de los circuitos generados, se
describe la forma en que se ensambló un circuito integrado para pruebas fı́sicas
y se proponen un par de aplicaciones en las que se pueden utilizar los circuitos
lógicos.
En el capı́tulo 5 se presentan las conclusiones y se brinda un análisis general del

trabajo realizado.

10 1. Introducción

Capı́tulo 2
Compuertas Digitales
2.1. Introducción
Un sistema digital electrónico integrado en chip es un ente complejo que, si se
desea comprender, es necesario analizarlo en diferentes niveles de abstracción. Al
realizarse lo anterior, se verá que el sistema digital está compuesto por múltiples
bloques o subsistemas, siendo uno de los niveles más importantes el de los circuitos
electrónicos digitales. En este nivel se define la forma en que los bloques básicos más
importantes del diseño digital son implementados; es decir, en él se especifica la forma
en que las compuertas digitales utilizadas dentro de un sistema digital integrado en
chip serán realizadas, especificando su topologı́a, velocidad de operación, consumo
energético, entre otras caracterı́sticas. En consecuencia, dichas caracterı́sticas son las
que definirán el desempeño del sistema digital que las utilice.
A las distintas formas en que se puede implementar una compuerta lógica en un
circuito integrado se les denomina como estilos lógicos. Los estilos lógicos pueden
dividirse en dos grupos principales: lógicas estáticas y lógicas dinámicas; su princi-
pal diferencia recae en el hecho de que el funcionamiento de las lógicas dinámicas
está regido por una señal de reloj, lo que conlleva un mayor consumo de energı́a.
En consecuencia, los estilos lógicos estáticos son preferidos en aplicaciones con re-
querimientos de bajo consumo de energı́a. Uno de los estilos lógicos estáticos que
presenta caracterı́sticas de desempeño adecuadas para aplicaciones implantables, en
cuanto a velocidad de operación, consumo de energı́a, robustez a ruido e integración
con sistemas de señal mixta, es el estilo lógico de fuente acoplada o de modo corriente
(SCL/CML).
En este capı́tulo se tratan a mayor profundidad los tópicos antes mencionados
[11]
12 2. Compuertas Digitales
con el objetivo de presentar una perspectiva general del tema tratado y fundamentar
la elección del estilo lógico SCL/CML como una opción viable para la realización de
compuertas lógicas digitales con bajos consumos de energı́a y excelente compatibilidad
con sistemas de señal mixta.
2.2. Niveles de abstracción de un sistema digital

electrónico
Un sistema digital electrónico, como el módulo digital integrado de un IMED,
puede ser dividido en diferentes niveles de abstracción. La figura 2.1 ilustra los distin-
tos niveles de abstracción con los que cuenta un sistema computacional electrónico,
ası́ como también los elementos que se pueden generar en cada uno de los niveles y
los cuáles son utilizados normalmente por el nivel superior próximo [9]. Los niveles
de abstracción de un sistema computacional electrónico son muy similares a los de
un sistema digital electrónico (como lo es el módulo digital integrado de un IMED).
Las mayores diferencias entre los dos sistemas existirán en los niveles de abstracción
superiores (sistema operativo y software de aplicación); sin embargo, la Figura 2.1
es adecuada para ilustrar los niveles de abstracción que pueden existir en el módulo
digital integrado de un IMED.
En la Figura 2.1, el nivel de abstracción más bajo es el fı́sico y en él se describe
el movimiento de los electrones por medio de la mecánica cuántica y las ecuaciones
de Maxwell. Por otra parte, los sistemas electrónicos VLSI se construyen en base a
dispositivos electrónicos (p.e. transistores MOS, transistores BJT o diodos) con los
cuales se puede controlar el flujo de electrones (corriente eléctrica) y los niveles de
voltaje en el sistema; el comportamiento de estos dispositivos puede ser modelado
a través de las ecuaciones que describen las relaciones corriente-voltaje que existen
entre sus terminales. Al abstraerse al nivel dispositivo electrónico, se puede ignorar
el comportamiento individual de los electrones.
El siguiente nivel de abstracción es el de los circuitos analógicos, en este nivel los
dispositivos electrónicos son ensamblados para crear componentes más complejos (p.e.
amplificadores de voltaje, amplificadores operacionales o referencias de voltaje); una
caracterı́stica de los circuitos analógicos es que estos manejan un rango de voltajes
continuo, tanto en sus puertos de entrada como en sus puertos de salida. Un subcon-

2.2 Niveles de abstracción de un sistema digital electrónico 13
Figura 2.1: Niveles de abstracción de un sistema computacional electrónico [9].
junto de los circuitos analógicos son los circuitos digitales (p.e. compuertas lógicas);
estos circuitos restringen los niveles de voltaje en sus puertos de entrada y salida a
rangos discretos con el fin de indicar un valor binario (1 o 0 lógico). En el diseño lógico
(nivel de abstracción superior) se utilizan los circuitos digitales para construir estruc-
turas más complejas, es decir, elementos lógicos como lo son sumadores o memorias
digitales.
Por otra parte, en el nivel de abstracción microarquitectura se enlazan los niveles
de abstracción lógico y arquitectura. Cabe mencionar que el nivel de abstracción ar-
quitectura describe al sistema computacional desde la perspectiva del programador,
a través de la definición de un conjunto de registros e instrucciones que el programa-
dor puede utilizar. De tal forma que, en el nivel de microarquitectura, se combinan
distintos elementos lógicos con el fin de ejecutar las instrucciones definidas a nivel
arquitectura.
Al ingresar al siguiente nivel se llega al dominio del software. Por una parte el nivel
de abstracción sistema operativo maneja detalles de bajo nivel, como lo es el manejo
de memoria estática o dinámica, a través de un conjunto de instrucciones de bajo nivel
conocidos como drivers. En contraste, el nivel de software de aplicación aprovecha las
facilidades proporcionadas por el sistema operativo (por medio del uso de los drivers)

para resolver problemas para el usuario, por medio de diversos programas. Como se
mencionó anteriormente, estos dos niveles de abstracción pueden diferir de un sistema
electrónico a otro.
Muchas veces en diseño electrónico, el ingeniero de diseño solo trabaja en los
niveles de abstracción que se relacionan directamente con el hardware; se podrı́a decir
que el rango de niveles que un ingeniero de diseño electrónico normalmente abarcarı́a
irı́an desde el nivel de los circuitos analógicos (p.e. diseño de circuitos electrónicos con
transistores MOS) hasta el nivel arquitectura del sistema computacional electrónico
(p.e. programación en lenguaje ensamblador de microprocesadores), por lo que existen
niveles que no son del completo control del diseñador.
Un ejemplo es el caso de los diseñadores de circuitos integrados. Ellos no pueden
controlar el tipo de dispositivos electrónicos disponibles en un determinado proceso de
fabricación; el proceso de fabricación de circuitos integrados corresponde al nivel de
abstracción dispositivo, el cual es manejado por ingenieros y especialistas enfocados al
modelado, caracterización y fabricación de dispositivos electrónicos. Por lo tanto, la
labor general del diseñador de circuitos integrados es producir elementos analógicos y
digitales que satisfagan las métricas de desempeño especificadas utilizando los dispo-
sitivos electrónicos que un proceso de fabricación en especı́fico pueda proporcionarle,
aprovechando las ventajas y desventajas de éstos.
En este trabajo de investigación se busca producir un conjunto de circuitos digita-
les (es decir, compuertas lógicas) que cuenten con un consumo de potencia bajo y que
sean ideales para aplicaciones de señal mixta. Por lo tanto se trabajó principalmente
en los niveles de abstracción correspondientes a los circuitos analógicos y digitales de
un sistema digital electrónico.
2.3. Circuitos digitales (compuertas lógicas)

En los sistemas digitales electrónicos la información es representada por medio de
magnitudes fı́sicas, llamadas señales eléctricas (p.e. un nivel de voltaje). Estas señales
existen a través del sistema en uno de dos estados reconocibles y discretos; cada estado
puede representar una variable booleana/binaria que puede ser equivalente a un 1 o
0 lógico. Por ejemplo, un sistema digital dado podrı́a representar la información de
la siguiente forma: 5V equivaldrı́a a 1 lógico y mientras que 0V corresponderı́a a 0
lógico.

2.3 Circuitos digitales (compuertas lógicas) 15
Símbolo Función Tabla de

Nombre
gráfico algebraica verdad
AB x
A 00 0
AND x x= A•B 01 0
B 10 0
11 1
AB x
A 00 0
OR x x= A+B 01 1
B 10 1
11 1
A x
NOT A x x= A' 0 1
1 0
A x
Buffer A x x= A 0 0
1 1
AB x
A 00 1
NAND x x= (A•B)' 01 1
B 10 1
11 0
AB x
A 00 1
NOR x x= (A+B)' 01 0
B 10 0
11 0
AB x
A 00 0
XOR x x= (A'•B)+(A•B') 01 1
B 10 1
11 0
AB x
A 00 1
XNOR x x= (A'•B')+(A•B) 01 0
B 10 0
11 1
Figura 2.2: Compuertas lógicas digitales básicas.
La información en un sistema digital puede ser manipulada a través de diver-

sos operadores booleanos y la combinación de éstos, con el fin de producir nuevos
términos; todo lo anterior por medio del algebra booleana. En los sistemas digita-
les electrónicos la manipulación de la información se realiza mediante el uso de los
circuitos digitales conocidos como compuertas lógicas.
Estos circuitos representan una implementación fı́sica de los operados booleanos;
cada compuerta lógica puede producir un variable booleana/binaria, la cual puede
ser 1 o 0 lógico, dependiendo del operador booleano que la compuerta represente

y las variables booleanas de entrada que ésta tenga. Existe una gran variedad de
compuertas lógicas. Además, cada compuerta cuenta con un sı́mbolo gráfico distintivo
y su función puede indicarse por medio de una expresión algebraica booleana; ésta
última representa la relación que existe entre las variables de entradas y la variable de
salida. Las relaciones entre las entradas y la salida de una compuerta lógica también
pueden indicarse en formato tabular por medio de su tabla de verdad. Para ilustrar
lo anterior, en la Figura 2.2 se muestran los nombres, sı́mbolos gráficos, expresiones
algebraicas y tablas de verdad de ocho compuertas lógicas digitales básicas. Cabe
mencionar que a la aplicación del algebra booleana en sistemas digitales, por medio
de la interconexión de compuertas lógicas para construir circuitos que representen
ecuaciones booleanas, se le conoce como lógica digital [10].
Es por medio de la lógica digital que es posible obtener bloques lógicos más com-
plejos que pueden utilizarse en la construcción de sistemas digitales electrónicos com-
pletos, como por ejemplo el módulo digital integrado de un IMED. En consecuencia,
las caracterı́sticas de las compuertas lógicas utilizadas en la construcción de un sis-
tema digital electrónico son muy importantes, ya que estás tendrán un gran impacto
sobre varios parámetros de desempeño del sistema digital, sobre todo en su consumo
de potencia y velocidad de operación.
En el diseño de circuitos integrados existen múltiples maneras de implementar
compuertas lógicas utilizando los dispositivos electrónicos disponibles en un proceso
de fabricación dado; a las maneras de implementar compuertas lógicas se les conocen
como estilos lógicos. Debido a la forma en que los procesos de fabricación de circuitos
integrados han evolucionado y a las especificaciones de funcionalidad demandadas a lo
largo de los años, se han desarrollado un gran número de estilos lógicos. Sin embargo,
los estilos lógicos pueden clasificarse en dos grupos principales: lógicas estáticas y
lógicas dinámicas. La mayor diferencia entre las lógicas estáticas y dinámicas es que
en las últimas se utiliza una señal de reloj para evaluar una función lógica. Para
entender la importancia de está diferencia, es necesario tener una ligera comprensión
de la forma en que operan cada una de las lógicas.
2.3.1. Lógicas estáticas
En los circuitos digitales realizados con algún estilo lógico estático, la terminal
de salida de éstos se encuentra conectada a alguno de los dos niveles de tensión que

representan a los datos lógicos 1 o 0 (p.e. la magnitud de voltaje en los nodos V DD

y GN D) a través de un camino de baja impedancia, en cualquier instante de tiempo;
se considera una excepción, en los momentos en que ocurren transiciones de estado en
la salida, no puede cambiar el estado lógico de ésta. Vale la pena mencionar que las
terminales de salida de las compuertas lógicas estáticas asumen en todo instante de
tiempo el valor lógico correspondiente a la función lógica booleana que representan,
ignorando las transiciones de estado [11]. Algunos de los principales estilos lógicos
estáticos son:
Lógica CMOS estática
Lógica de modo corriente o fuente acoplada (SCL/CML)
Lógica cascode diferencial con cambio de voltaje (differential cascode voltage

switch, DCVS)
Lógica pseudo-NMOS
Lógica de transistor de paso
Lógica de compuerta de transmisión
De los estilos antes mencionados, el más utilizado en la realización de los módulos

digitales integrados en chip es el estilo lógico CMOS estático. Lo anterior se debe a la
robustez y facilidad de diseño de éste; en diseños que no requieran un optimo consu-
mo de área, complejidad, altos requerimientos de velocidad o un muy bajo consumo
energético, se recomienda utilizar el estilo CMOS estático [11].
Como ejemplo del funcionamiento de estos estilos lógicos, se explicará de forma
breve el funcionamiento de una compuerta lógica NAND realizada con el estilo lógico
CMOS estático; la Figura 2.3 ilustra dicho circuito digital. Este circuito realiza la
operación lógica X = Out = A · B, por lo que dependiendo de los niveles lógicos en
los nodos A y B, el nivel lógico en el nodo Out puede ser alto o bajo. En este circuito,
el nivel lógico alto (es decir, 1 lógico) es representado por la magnitud de voltaje en
el nodo V DD. Por otra parte, el nivel lógico bajo (0 lógico) es representado por la
magnitud de voltaje en el nodo GN D.
Para cambiar el nivel lógico en el puerto de salida de la compuerta CMOS estática
NAND, alguna de las redes de carga (transistores M1 y M2 ) o descarga (transistores

VDD VDD
A B
M1 M2
M3 Out
A
M4
B
Figura 2.3: Compuerta lógica NAND realizada con el estilo lógico CMOS estático.
M3 y M4 ) debe suministrar un camino de baja impedancia desde el nodo de salida

hacia alguno de los dos rieles de alimentación del circuito digital. Entonces, depen-
diendo de los niveles lógicos en los nodos A y B, la magnitud de voltaje en el nodo
Out será equivalente al nivel en V DD o al que hay en GN D. Este principio de fun-
cionamiento se utiliza en todos los circuitos digitales CMOS estáticos. Es decir, en el
estilo lógico CMOS estático se utilizan redes de carga y descarga para implementar
una determinada función lógica booleana.
2.3.2. Lógicas dinámicas

En los circuitos digitales pertenecientes a una familia lógica dinámica no siempre
existe un mecanismo que fuerce el nivel lógico en su salida a ser alto o bajo. Lo que
suele ocurrir en este tipo de circuitos es que el estado lógico en su salida es evaluado
durante una de las fases de su señal de reloj (fase de evaluación), mientras que en
su fase de reloj posterior (fase de pre carga) su salida es forzada a alguno de los
dos estados lógicos de manera incondicional. Esta forma de realizar funciones lógicas
resulta ser simple y rápida. Sin embargo, su diseño y utilización son más complicadas.
Este tipo de circuitos digitales son más sensibles al ruido, ya que este puede llegar a
modificar la carga eléctrica almacenada en su capacitor de carga, durante la fase de
evaluación [11]. Algunos de los principales estilos lógicos dinámicos son:
Lógica dominó
Lógica dominó compuesta
Lógica dominó de múltiples salidas

Lógica dominó diferencial
Lógica NORA (NO RAce Logic)
Lógica TSPC (True Single Phase Clocked Logic)
La Figura 2.4 muestra un circuito con el cual se puede implementar la función lógica
NAND con un estilo lógico dinámico. Este circuito opera durante dos fases de reloj.
Cuando la señal CLK está en el nivel lógico bajo, el circuito está en su fase de pre
carga; cuando la señal CLK está en el nivel lógico alto, el circuito está en su fase de
evaluación.
Durante la fase de pre carga, la salida de la estructura es forzada a tomar la
misma magnitud de voltaje de la terminal V DD, sin importar los valores lógicos
en las terminales A y B. Por lo tanto, el capacitor CL es cargado y debido a que
el transistor M4 está apagado, no es posible que el nodo de salida sea forzado a
un nivel lógico bajo. Durante la fase de evaluación, si A y B tienen valores lógicos
altos, la magnitud de voltaje en la terminal de salida será la correspondiente al nivel
lógico bajo. Por otra parte, si A, B o ambas terminales tienen magnitudes de voltajes
correspondientes al nivel lógico bajo, la magnitud de voltaje que se mantendrá en
la terminal de salida corresponderá al nivel lógico alto; lo anterior se debe a que el
capacitor CL ha almacenado carga eléctrica en la fase anterior y no la ha perdido.
VDD
CLK
M1 Out
M2
A
CL
M3
B
M4
CLK
Figura 2.4: Compuerta lógica NAND realizada con el estilo lógico dinámico.

2.3.3. Comparativa entre lógicas estáticas y dinámicas
Se ha discutido de manera breve la realización de la compuerta NAND utilizando

un estilo lógico estático y otro dinámico, y al mismo tiempo se ha revisado la forma
en que ambos estilos lógicos operan. Debido a la diferencia entre estos dos principa-
les grupos de estilos lógicos, cada uno cuenta con ciertas ventajas y desventajas. La
decisión de qué estilo utilizar para implementar módulos digitales en un chip depen-
derá de los requerimientos que éste necesite, ya sean la facilidad de diseño, robustez,
área, velocidad o consumo de energı́a; ningún estilo lógico puede optimizar todas estas
caracterı́sticas de desempeño al mismo tiempo.
En general, las lógicas estáticas tienen la ventaja de ser robustas ante la presencia
de ruido. Lo anterior hace que el proceso de diseño de los sistemas digitales que las
emplean sea menos complejo, lo que permite que éste sea sometido a un alto grado
de automatización, como es el caso de la lógica CMOS estática. Además, dentro del
mismo grupo de estilos lógicos estáticos hay estilos que dan prioridad a una mayor
simplicidad y velocidad de operación a cambio de un mayor consumo energético y
un menor margen de ruido(lógica pseudo-NMOS). Existen otros que dan prioridad a
una mayor inmunidad al ruido y velocidad de operación, a costa de la complejidad
(SCL/CML).
Por otra parte, con las lógicas dinámicas es posible realizar compuertas que evalúen
funciones lógicas complejas, que sean pequeñas y rápidas. Esto tiene un precio, ya que
efectos parásitos, como la división de carga eléctrica, hacen que el proceso de diseño
con estos estilos lógicos sea complicado. Además, la fuga de carga eléctrica almacenada
en el capacitor de carga del circuito digital, obliga a que el circuito realice operaciones
de pre carga y evaluación de manera constante. Lo anterior fija un lı́mite inferior de
frecuencia de operación a los circuitos digitales dinámicos, lo cual se traduce en un
mayor consumo de energı́a cuando estos circuitos operan a baja frecuencia.
En contraste, las lógicas estáticas no está forzadas a tener una frecuencia de ope-
ración mı́nima necesaria para funcionar adecuadamente; el reloj de un módulo digital,
realizado puramente con un estilo lógico estático, podrı́a detenerse de manera indefi-
nida. Lo antes mencionado presenta una gran ventaja: el que un sistema digital pueda
operar a muy bajas frecuencias permite que su consumo de energı́a sea reducido.
Es por lo anterior que cuando se planea realizar sistemas digitales en chip con
muy bajos requerimientos de energı́a, se suelen utilizar como bloques fundamentales,

2.4 SCL/CML, un estilo lógico útil para aplicaciones con requerimientos de bajo consumo de potencia
y de señal mixta 21
a circuitos digitales basados en los estilos lógicos estáticos. Uno de los estilos lógicos
estáticos que presenta caracterı́sticas de desempeño útiles para aplicaciones de bajo
consumo energético y de señal mixta es la lógica de fuente acoplada, también conocida
como lógica de modo corriente (SCL/CML).
2.4. SCL/CML, un estilo lógico útil para aplica-

ciones con requerimientos de bajo consumo
de potencia y de señal mixta
Se define a la lógica de fuente acoplada (Source Coupled Logic, SCL), también
conocida como lógica de modo corriente (Current Mode Logic, CML), como una
familia lógica digital del tipo diferencial. Lo anterior indica que en este estilo lógico
los datos son representados como una diferencia de voltajes que son complementarios
(p.e. VIndif 1 = VIn 1+ − VIn 1− ). Esta lógica fundamenta su funcionamiento en el
direccionamiento del flujo de corriente que pasa a través de cada compuerta digital
con el fin de producir variaciones en su nivel de voltaje diferencial de salida. Lo
anterior se logra al variar los niveles de voltaje que existen en las terminales de
entrada de la compuerta, produciéndose un cambio en el flujo de corriente dentro
de ésta y en consecuencia un cambio en los niveles de voltaje en sus terminales de
salida. Las compuertas digitales realizadas con este tipo de lógica están compuestas
de una fuente de corriente constante, una red de pares diferenciales conformados por
transistores NMOS (dependiendo de la función lógica a realizar, el número de pares
diferenciales y su ordenamiento puede variar) y un par de cargas resistivas [12] [13];
los bloques antes mencionados se pueden apreciar en la Figura 2.5.
Para explicar el funcionamiento de las compuertas digitales basadas en SCL/CML
se tomará como referencia la estructura lógica más simple que existe en este estilo
de diseño digital; dicha estructura corresponde a una compuerta NOT/Buffer la cual
se ilustra en la Figura 2.6. La razón por la que la compuerta NOT/Buffer es la más
simple del estilo SCL/CML es por que su red de pares diferenciales NMOS consiste
de solo un par diferencial, cuyos transistores son idénticos; la compuerta NOT/Buffer
SCL/CML es básicamente un par diferencial con carga resistiva.
Antes que nada, se deja en claro que en esta explicación se considera una operación
en gran señal (.DC) por parte de los transistores en la Figura 2.6 y que la corriente

VDD
R1 R2
Out1 Out2
In_1+ In_1-
In_2+ NMOS Differential In_2-
In_n+ Pair Network In_n-
ITail
Figura 2.5: Estructura básica de una compuerta lógica basada en el estilo lógico SCL/CML.
VDD
R1 R2
Out1 Out2
M1 M2
In+ In-
ITail
Figura 2.6: Topologı́a de una compuerta NOT/Buffer del estilo lógico SCL/CML.
IDS de éstos cuando están activados es descrita por la ecuación 2.4.1,
k0W
IDS = (VGS − VT,n )2 (2.4.1)
2L
se asume que los transistores pueden estar saturados o completamente apagados.

Dicha estructura opera de la siguiente forma: de acuerdo a los niveles de voltaje
presentes en las entradas del par diferencial, la corriente IT ail (proporcionada por la
fuente de corriente constante) será desviada hacia alguna de las ramas principales.
De modo que si el voltaje VIn+ > VIn− , más de la mitad de la corriente IT ail pasará a
través de la rama izquierda por medio del transistor M1 ; al ser VIn+ < VIn− ocurre lo
contrario, la mayor parte de la corriente IT ail pasará entonces por M2 . Sin embargo,
si VIn+ = VIn− la corriente que pasará a través de cada rama será igual a 0· 5IT ail ; se

considera que la magnitud de dichos voltajes de entrada (VIn+ y VIn− ) permite que
a través de los transistores M1 y M2 circule este flujo de corriente. De modo que, si
se supone que los transistores del par diferencial operan en la región de saturación,
las corrientes IDSM 1 e IDSM 2 pueden expresarse en función del voltaje diferencial de
entrada (VIndif )[13] [14].
VIndif = VIn+ − VIn− (2.4.2)
 q
2IT ail


 0 si V Indif < − k0 (W/L)
(VIn+ VIn− )
 0
q q
IDSM 1 = IT2ail + k W2L VIndif 4IT ail
k0 (W/L)
− (VIndif )2 si |VIndif | ≤ 2IT ail
k0 (W/L)
(VIn+ ≈ VIn− )

 q
2IT ail
(VIn+ VIn− )

 IT ail si VIndif > k0 (W/L)
(2.4.3)
IDSM 2 = IT ail − IDSM 1 (2.4.4)
De acuerdo con las ecuaciones 2.4.3 y q 2.4.4, la corriente IT ail puede desviarse
q hacia
2IT ail 2IT ail
alguna de las ramas cuando VIndif > k0 (W/L)
o cuando VIndif < − k0 (W/L) . En-
tonces, la corriente que pase a través de cada rama será transformada en voltaje por
medio de las cargas resistivas implementadas en la estructura; en el estilo SCL/CML
es común que las cargas resistivas (R1 y R2 , en el caso de la Figura 2.6) tengan la
misma magnitud (R). De modo que el nivel de voltaje que se tenga en cada uno de
los nodos de salida (VOut1 y VOut2 ) dependerá de la corriente IDS de cada transistor,
ya que:
VOut1,2 = V DD − IDSM 1,M 2 R (2.4.5)
Al observar la ecuación 2.4.5, se puede notar que los voltajes de salida de la Figura 2.6
oscilaran entre V DD y V DD − IT ail R; en esta situación se pueden asumir dos casos
extremos, es decir, que IDSM 1 = IT ail e IDSM 2 = 0, o que IDSM 1 = 0 e IDSM 2 = IT ail .
De tal forma que a la diferencia entre los voltajes de salida, de estos dos casos, se le
denomina voltaje de excursión de señal simple (Vsw ); esta magnitud indica la excursión
de voltaje que tendrá la compuerta SCL/CML en sus terminales de salida.
Vsw = V DD − (V DD − IT ail R1,2 ) = IT ail R (2.4.6)
Mientras que el nivel de voltaje de modo común en las terminales de salida (nivel de

voltaje DC sobre el cuál van montadas las señales) de una compuerta SCL/CML, es:
VOutCM = V DD − Vsw (2.4.7)
Es deseable que los voltajes a la entrada de una compuerta SCL/CML tengan la

misma excursión de señal simple y mismo nivel de voltaje de modo común que las
señales en sus salidas con el fin de que exista reciprocidad entre las señales a la entrada
y a la salida, al mismo tiempo que se evita el uso de circuitos cambiadores de nivel.
Por otra parte, una representación gráfica de las magnitudes de corriente y voltaje
descritas por las ecuaciones 2.4.3, 2.4.4 y 2.4.5, en función de VIndif , es mostrada en
la Figura 2.7.
VDD
VDD
-0.25Vsw
VDD
-0.5Vsw
VDD
-0.75Vsw
VDD-Vsw
ITail
0.75 ITail
0.5 ITail
0.25 ITail
-Vsw -0.5Vsw 0.5Vsw Vsw
Figura 2.7: Curvas de voltajes y corrientes de una compuerta NOT/Buffer SCL/CML.
Se pueden entonces expresar las siguientes magnitudes diferenciales para la estruc-

tura en la Figura 2.6, para cuando se utilice como compuerta lógica NOT: corriente
diferencial (Idif ) y voltaje diferencial de salida (VOutdif ).
Idif = IDSM 1 − IDSM 2 (2.4.8)

VOutdif = VOut1 − VOut2

= (V DD − IDSM 1 R) − (V DD − IDSM 2 R)
= −IDSM 1 R + IDSM 2 R (2.4.9)
= −(IDSM 1 − IDSM 2 )R
= −Idif R
En base a lo anterior, se pueden definir tres casos generales para VOutdif ; dependiendo
del flujo que tome la corriente en la compuerta, como consecuencia de un VIndif dado,
VOutdif será:
 q


 IT ail R si VIndif < − k02I(W/L)
T ail
(VIn+ VIn− )

Rk0 W VIndif
q q
4IT ail 2IT ail
VOutdif = 2L k0 (W/L)
− (VIndif )2 si |VIndif | ≤ 0 (VIn+ ≈ VIn− )

 qk (W/L)
2IT ail
−IT ail R (VIn+ VIn− )

 si VIndif > k0 (W/L)
(2.4.10)
La Figura 2.8 ilustra el comportamiento de Idif y VOutdif de la compuerta NOT
SCL/CML, descrito por las ecuaciones 2.4.8 y 2.4.10, en función de su VIndif . Este
gráfico muestra que la estructura en la Figura 2.6 se comporta como una compuerta
NOT, ya que para un VIndif = −Vsw , produce un VOutdif = Vsw ; por otra parte,
para un VIndif = Vsw , produce un VOutdif = −Vsw . Lo mismo ocurre con Idif , ya
que dependiendo del VIndif , esta corriente será negativa o positiva; esto indica que la
corriente IT ail es desviada de una rama a otra. Cabe destacar que VOutdif es simétrico
con respecto a cero volts, por lo tanto, la frontera lógica (VLT ) de la compuerta NOT
SCL/CML es:
VLT = 0V (2.4.11)
Mientras que los niveles lógicos bajo (VOL ) y altos son (VOH ):
VOL = −RIT ail (2.4.12)
VOH = RIT ail (2.4.13)
Es entonces que el voltaje de swing de señal diferencial (Vswdif ), también conocido

como swing lógico, equivale a:
Vswdif = 2IT ail R (2.4.14)

Vsw
0.5Vsw
-0.5Vsw
-Vsw
ITail
0.5ITail
-0.5ITail
-ITail
-Vsw -0.5Vsw 0.5Vsw Vsw
Figura 2.8: Curvas de voltajes y corrientes diferenciales de una compuerta NOT/Buffer SCL/CML.
2.4.1. Consideraciones con Vsw
Cabe mencionar que uno de los parámetros que deben de evaluarse adecuadamente
al momento de implementar compuertas digitales del tipo SCL/CML es el de voltaje
de excursión de señal simple (Vsw ). Lo anterior se debe al hecho de que el parámetro
Vsw tiene una gran influencia en el desempeño de una compuerta SCL/CML, sobre
todo en la velocidad de la misma. En pocas palabras, si Vsw es de una amplitud redu-
cida, la constante de tiempo RC de la compuerta será menor y, en consecuencia, sus
tiempos de propagación (td ) y de subida/bajada (tr /tf ) serán menores y la respuesta
de la compuerta será más rápida.
Por otra parte, si Vsw es de una amplitud muy reducida, es probable que la com-
puerta tenga problemas para cambiar el estado lógico de la siguiente compuerta (p.e.
una conexión es cascada de dos compuertas NOT SCL/CML); Vsw debe de ser lo
suficientemente alto para asegurar que la corriente IT ail de la compuerta siguiente sea
desviada de una rama a otra. Se recomienda entonces que Vsw > Vsw min [7]. Vsw min
puede definirse a partir de la ecuación 2.4.15, la cuál indica el rango de VIndif para el

cual ambos transistores en el par diferencial operan en su región activa [14].

s
2IT ail
|VIndif | ≤ 0
k (W/L)
s
√ 2IDSM 1,M 2 (2.4.15)
≤ 2
k 0 (W/L)
√
≤ 2Vov
q
Lo que nos dice entonces la ecuación 2.4.15 es que cuando |VIndif | = k02I(W/L)
T ail
, alguno
de los dos transistores del par diferencial comenzará a dejar de operar; es en este punto
en el que puede determinarse Vsw min . Se pueden considerar entonces los siguientes
flujos de corriente en una compuerta NOT SCL/CML:
A) IDSM 1 IDSM 2 e IDSM 2 ≈ 0
B) IDSM 2 IDSM 1 e IDSM 1 ≈ 0
Suponiendo una conexión en serie de dos compuertas NOT, con la ecuación 2.4.16
se puede definir Vsw min ; es decir, el voltaje necesario para cambiar el nivel lógico a
la salida de la segunda compuerta. Lo anterior al considerar que el flujo de corriente
expresado para el primer caso ocurra en la primera compuerta; el mismo resultado se
obtiene si se considera el segundo caso.
s
2IT ail
0
=|VIndifN OT 2 |
k (W/L)
=|VIn+N OT 2 − VIn−N OT 2 |
(2.4.16)
=|V DD − IDSM 1N OT 1 R − V DD|
=IDSM 1N OT 1 R
=Vsw min
Otra consideración que se debe de tener con Vsw es que tampoco puede ser de un
valor muy alto. De tal forma que Vsw debe de mantenerse lo suficientemente bajo
para evitar que los transistores M1 y M2 salgan de la región de saturación y entren en
la región lineal (triodo). La condición anterior debe de satisfacerse con el fin de que la
capacidad de manejo de corriente y la ganancia de pequeña señal de los transistores del

par diferencial no se vean degradadas. En particular, cuando el voltaje de compuerta

(VG ) de alguno de los transistores NMOS es alto (p.e. V DD), su voltaje de drenaje
equivale a V DD − IT ail R, y por lo tanto, el transistor se mantiene en la región de
saturación si su voltaje VDG ≤ −Vth n ; la ecuación 2.4.19 impone entonces un lı́mite
superior a Vsw , el cual garantiza que los transistores en el par diferencial operen en la
región de saturación [13].
VDG = [V DD − RIT ail ] − V DD = −RIT ail = −Vsw (2.4.17)
VDG ≤ −VT,n (2.4.18)
Vsw ≤ VT,n (2.4.19)
Por lo tanto, el rango de valores de Vsw que garantizan la saturación de los transistores
en el par diferencial es: s
2IT ail
0
≤ Vsw ≤ VT,n (2.4.20)
k (W/L)
2.4.2. Modelo del retardo de las compuertas SCL/CML

Para explicar el modelo de retardo correspondiente a una compuerta SCL/CML
se utilizará el esquema correspondiente a la compuerta NOT/Buffer mostrado en la
Figura 2.9, en el cual se considera el aporte de las cargas capacitivas CL1,2 ; el objetivo
es determinar la constante de tiempo (τ ) de la compuerta NOT/Buffer, ya que ésta
define caracterı́sticas como el tiempo de retardo, tiempos de subida o bajada y la
frecuencia de operación de la estructura.
Con ese fin, resulta útil observar que los transistores del par diferencial NMOS
operan en la región de saturación la mayor parte del tiempo (lo que le permite a la
compuerta contar con un buen desempeño de velocidad), y que sus voltajes de fuente
se mantienen constantes debido a la fuente de corriente constante IT ail (implementada
a través de un transistor NMOS). Lo anterior sugiere que los transistores del par dife-
rencial pueden ser representados por su modelo de pequeña señal; dicho modelo debe
estar linealizado alrededor de la frontera lógica (VIndif = 0), debido a la simetrı́a que
existe entre las curvas caracterı́sticas DC de la compuerta en sus entradas y salidas.
Ya que el circuito en la Figura 2.9 es simétrico y que en su entrada se aplica una
señal diferencial, éste puede ser simplificado por medio del uso del concepto de medio

VDD
R1 R2
Out1 Out2
CL1 M1 M2 CL2
In+ In-
ITail
Figura 2.9: Compuerta NOT/Buffer SCL/CML con carga capacitiva.
circuito [13]. Por lo tanto, el circuito lineal equivalente de una compuerta NOT/Buffer
SCL/CML corresponderı́a al mostrado en la Figura 2.10; en él se desprecia el efecto
del resistor ro , asumiendo que ro R1,2 .
Cgd
Out1,2
+ gm Cdb R1,2 CL1,2

VIn+,-
− VIn+,-
Figura 2.10: Circuito lineal equivalente de la compuerta NOT/Buffer SCL/CML.
El circuito en la Figura 2.10 es de primer orden, ya que cuenta con una constante
de tiempo τ (RC), y ésta puede evaluarse por medio del método de la constante
de tiempo de circuito abierto, a la vez que se desprecia el cero de alta frecuencia
del circuito (cuyo efecto se puede notar como un pequeño sobretiro negativo inicial
durante las transiciones de la compuerta) [15].
τ = R(Cgd + Cdb + CL) (2.4.21)
Si se asume que la señal a la entrada de la compuerta NOT/Buffer es del tipo escalón

unitario, su retardo de propagación (τP D,SCL ) corresponderı́a al expresado por la
ecuación 2.4.22.
τP D,SCL = 0· 69R(Cgd + Cdb + CL) (2.4.22)

También pueden ser definidos los tiempos de subida (tr, del 10 % al 90 %) y de bajada
(tf , del 90 % al 10 %) de la señal a la salida de la compuerta, como es indicado en la
ecuación 2.4.23 [15].
tr = tf = 2· 2τ (2.4.23)
Se puede entonces estimar la frecuencia de operación de la compuerta NOT/Buffer

SCL/CML con la ecuación 2.4.24; tsatU P y tsatLOW representan los periodos de tiem-
po en los que se desea que la señal digital se mantenga saturada y 5τC,D los tiempos
de carga (de V DD − Vsw a V DD) y descarga (de V DD a V DD − Vsw ) del capacitor
CL1,2 .
1
f eq = (2.4.24)
5τC + tsatU P + 5τD + tsatLOW
Las ecuaciones de retardo presentadas hasta el momento resultan ser simples y útiles
para estimar el desempeño de una compuerta NOT/Buffer SCL/CML. Más impor-
tante aún es el hecho de que muestran que el retardo de la compuerta depende de
parámetros de diseño y de proceso. Sobre todo, indican que la velocidad de la com-
puerta será proporcional a relación Vsw /IT ail , a través de la selección de la magnitud de
las cargas resisitivas de la compuerta. Sin embargo, las ecuaciones de retardo expues-
tas anteriormente no se aplican de la misma forma a compuertas lógicas SCL/CML
más complejas; un ejemplo es el caso de la compuerta lógica MUX SCL/CML (cu-
ya estructura es idéntica a la de la compuerta XOR SCL/CML), la cual cuenta con
una red de pares diferenciales de dos niveles de profundidad y que es mostrada en la
Figura 2.14.
En el caso del multiplexor lógico SCL/CML se pueden considerar dos valores de
retardo distintos; dependiendo del par diferencial en el que el cambio de señal ocurra,
ya sea en el par del nivel superior (pares diferenciales M3 − M4 o M5 − M6 ) o en el del
nivel inferior (par diferencial M1 −M2 ), el retardo puede ser similar al de la compuerta
NOT/Buffer o mayor. En otras palabras, dependiendo del nivel en que la señal digital
cambie de estado, la constante de tiempo τ de la compuerta será diferente y por ende,
el retardo de la compuerta.
Para demostrar lo anterior, primero se considerará el peor caso de retardo de la
compuerta MUX SCL/CML, cuya configuración se muestra en la Figura 2.14; ésto
ocurre cuando una señal lógica de entrada cambia en el par diferencial del nivel
inferior de la compuerta, a la vez que los niveles de voltaje en las entradas de los
pares diferenciales superiores se mantienen constantes. Se asume entonces que los

niveles lógicos en las entradas de los pares diferenciales superiores son los siguientes:
A = 1 y B = 0; lo anterior con el fin de que los cambios en SEL produzcan cambios
lógicos en la salida de la compuerta. Bajo estas condiciones, si VSELdif = 0V , los
transistores M3 y M6 se mantendrán saturados mientras que M4 y M5 estarán en corte.
Al igual que en el caso de la compuerta NOT/Buffer SCL/CML, los transistores del
par diferencial inferior operan en la región de saturación la mayor parte del tiempo y
sus voltajes de fuente se mantienen constantes para ambos niveles lógicos de entrada
(debido a la fuente de corriente IT ail ). Por lo tanto, el circuito de la Figura 2.14
puede ser linealizado alrededor de la frontera lógica del par diferencial M1 − M2 y
simplificado por medio del concepto de medio circuito. De tal modo, se obtiene el
circuito equivalente mostrado en la Figura 2.11, en el cuál los transistores M1−3 (o
M2−6 ) son representados por sus circuitos equivalentes de pequeña señal.
Cgd3
Out1
+ Cgs3 Cdb3+Cgd5+Cdb5+CL
R Gm R
Vgs3
Vgs3
-
Cgd1
+ gm Cdb1+Csb3+Cgs4+Csb4
VSEL+
− VSEL+
Figura 2.11: Circuito lineal equivalente de la compuerta MUX SCL/CML.
Se deben tomar en cuenta dos consideraciones importantes. La primera es que

se asume que el transistor activo del par diferencial superior es manejado por otro
circuito lógico SCL/CML, cuya resistencia de salida R se conecta a la compuerta del
transistor superior. Por lo tanto, este resistor es incluido en el circuito de la Figura
2.11. La segunda es que la transconductancia del transistor superior no puede ser
aproximada por su valor de pequeña señal (gm en la región de saturación); cuando M3
conmuta, sus voltajes tienen una gran variación alrededor del punto de polarización
considerado. Sin embargo, esta transconductancia puede ser evaluada como la razón
entre su variación total de su corriente iD y la variación total de su VGS durante una
conmutación completa; ya que la corriente del transistor superior cambiará de 0 a IT ail

q
y su VGS pasará de VT,n + IT ail / µCoxW
2L
a VT,n . De tal forma que la transconductancia
del transistor superior puede ser expresada por medio de la ecuación 2.4.25.
r
µCoxW IT ail gmn
Gmn = = (2.4.25)
2L 2
Al considerar al circuito en la Figura 2.11 como una red de primer orden, su constante
de tiempo τ puede ser evaluada por medio del método de las constantes de tiempo
y expresada a través de la ecuación 2.4.26, en la cual Cα = 2Cgd,3 + Cdb,3 + Cgd,5 +
Cdb,5 + CL , Cβ = Cgd,1 + Cdb,1 + Cgs,3 + Csb,3 + Cgs,4 + Csb,4 y AV = Gmn R = gm2n R
[15].
Cβ
τ = RCα +
Gmn
(2.4.26)
2Cβ
= R(Cα + )
AV
En contraste, cuando alguno de los pares diferenciales del nivel superior recibe un
cambio de dato digital, la constante de tiempo τ de la compuerta es menor. Para
demostrar lo anterior, se evaluará el circuito de la Figura 2.14 asumiendo que el par
diferencial compuesto por los transistores M3 y M4 es el que recibe el cambio digital
y que la corriente IT ail ha sido desviada en su totalidad hacia este par diferencial por
medio de M1 (SEL = 1). En estas condiciones el par diferencial M3 − M4 puede ser
analizado de manera similar a la que fue analizada la compuerta NOT/Buffer SCL,
es decir,a través de la linealización del circuito y la utilización del concepto de medio
circuito. Si se considera el aporte de los capacitores parásitos de los transistores M5 y
M6 sobre los nodos de salida da la compuerta, su constante de tiempo τ en este caso
podrı́a expresarse por medio de la ecuación 2.4.27.
τ = R(2Cgd + 2Cdb + CL) (2.4.27)
Al comparar las dos ecuaciones que describen la constante de tiempo del multi-
plexor lógico SCL/CML, 2.4.26 y 2.4.27, se puede apreciar que la primera es mayor
que la segunda. En consecuencia, la compuerta será más lenta cuando los cambios de
datos digitales ocurran en el nivel inferior. La razón de esto es que cuando los cambios
digitales ocurren en el nivel superior, la fuente de corriente IT ail solo debe cargar y

descargar las capacitancias asociadas a los nodos de salida. En contraste, cuando los
cambios ocurren en el nivel inferior, IT ail debe cargar y descargar las capacitancias
asociadas a más nodos, lo que reduce la velocidad de la estructura. Este fenómeno se
tiene presente en todas las estructuras SCL/CML, por lo que se debe de considerar
cuando se utilizan estructuras lógicas complejas; se recomienda determinar que señal
de entrada tendrá más cambios y asignarla al par diferencial del nivel superior, con
el fin de evitar fallas lógicas (glitches).
2.4.3. Otros elementos lógicos y secuenciales
Al igual que con cualquier otro estilo lógico, con la lógica SCL/CML es posible
implementar diversas funciones de lógica booleana y elementos secuenciales. De tal
forma que en la presente subsección, los circuitos SCL/CML con los que se imple-
mentan las principales funciones lógicas y elementos secuenciales, son descritos.
2.4.3.1. AND
La Figura 2.12 muestra el circuito SCL/CML correspondiente a la implementación

de la función lógica booleana AND entre dos datos diferenciales de entrada; en este
caso A y B. Esta función se implementa a través del apilamiento de dos pares dife-
renciales, ya que en esta configuración la corriente a través del resistor R1 (IR1 ) solo
será igual a IT ail cuando los transistores M1 y M3 estén encendidos (es decir, cuando
A = B = 1), mientras que la corriente a través del resistor R2 (IR2 ) será 0A. Por
otra parte, cuando alguno de los datos de entrada es igual a 0 (o ambos), IR1 = 0A y
IR2 = IT ail . Como ya se ha mencionado, la corriente manejada por la red de pares di-
ferenciales es convertida en voltaje por medio de los resistores de carga R1,2 . También
hay que recordar que la conversión de corriente de rama de salida a voltaje de rama
de salida es una operación de inversión. Es decir, si la corriente de la rama de salida
(IR1,2 ) es alta, su voltaje de salida será bajo y viceversa, si la corriente de la rama
de salida es baja, su voltaje de salida será alto. En concreto, cuando IR1,2 = IT ail ,
el voltaje del nodo de salida asociado al resistor es V DD − R1,2 IT ail , por lo que el
voltaje de ese nodo es bajo. Caso contrarı́o, cuando IR1,2 = 0A, el voltaje del nodo
de salida asociado al resistor es V DD, es decir, alto. Por lo tanto, para la configura-
ción mostrada en la Figura 2.12, el dato diferencial a la salida debe tomarse como es

indicado por la ecuación 2.4.28.
X = A · B = VOut2 − VOut1 (2.4.28)
Por el contrarı́o, si se desea tener el complemento de la función AND, es decir la

función NAND, el dato diferencial a la salida de la estructura mostrada en la Figura
2.12 debe tomarse como es indicado por la ecuación 2.4.29.
X = A · B = VOut1 − VOut2 (2.4.29)
VDD VDD
R1 R2
Out1 Out2
CL1 M3 M4 CL2
B+ B-
M1 M2
A+ A-
Itail
Figura 2.12: AND SCL/CML.
2.4.3.2. OR
Para realizar la función lógica OR con el estilo lógico SCL/CML se puede utilizar
la estructura que se muestra en la Figura 2.13. Como se puede apreciar, la topologı́a
de ésta es la misma que la utilizada para implementar la función AND, la diferencia
consiste en la forma en que los datos son ingresados y en como es tomada la respuesta
de la estructura. La forma en que las señales de entrada y salida son planteadas
en la Figura 2.13 se fundamenta en las leyes de De Morgan, ya que debido a que
A + B = A · B, es posible obtener con la estructura mostrada en la Figura 2.12 la
función OR con el simple hecho de complementar los datos de entrada y el dato de

salida. De modo que el dato diferencial de salida debe de tomarse como es indicado
por la ecuación 2.4.30.
X = A + B = VOut1 − VOut2 (2.4.30)
En contraste, el complemento de la función OR, la función NOR, debe ser obtenida

como es indicado por la ecuación 2.4.31.
X = A + B = VOut2 − VOut1 (2.4.31)
VDD VDD
R1 R2
Out1 Out2
CL1 M3 M4 CL2
B- B+
M1 M2
A- A+
Itail
Figura 2.13: OR SCL/CML.
2.4.3.3. MUX
Otra función lógica útil en el diseño de sistemas digitales es la del multiplexor

lógico. La Figura 2.14 ilustra la realización circuital de esta función. La forma en
que opera es sencilla, dependiendo del valor lógico presente en el puerto de entrada
SEL, el puerto diferencial de salida de la estructura será controlado por el puerto de
entrada A (en caso de que SEL = 1) o por el puerto B (si SEL = 0). Debido a que
la conversión corriente a voltaje en las ramas de salida es una función inversora, el
dato diferencial a la salida de la compuerta MUX SCL/CML debe ser tomado como

es indicado en la ecuación 2.4.32.
X = (SEL · B) + (SEL · A) = VOut2 − VOut1 (2.4.32)
Por otra parte, si se quiere tener el complemento del dato seleccionado, solo debe de
invertirse la manera en que se toma el dato diferencial a la salida de la estructura,
como se indica en la ecuación 2.4.33.
X = (SEL · B) + (SEL · A) = VOut1 − VOut2 (2.4.33)
VDD VDD
R1 R2
Out1 Out2
M3 M4 M5 M6 CL2
CL1 A+ A- B+ B-
M1 M2
SEL+ SEL-
ITail
Figura 2.14: Multiplexor lógico SCL/CML.
2.4.3.4. XOR
Para implementar la función lógica XOR se puede utilizar la misma estructura

usada en la realización del multiplexor lógico, modificando la forma en que los datos
son ingresados y tomados. La Figura 2.15 ilustra la forma en que se deben de ingresar
los datos; esta configuración se fundamenta en el hecho de que A⊕B = (A·B)+(A·B),
de modo que los transistores M1 y M2 representan B y B respectivamente, mientras
que los pares diferenciales superiores representan la multiplicación y suma del termino
A y A. La ecuación 2.4.34 indica como deben de tomarse los datos de salida para la

función XOR, mientras que la ecuación 2.4.35 lo indica para la función XNOR.
X = A ⊕ B = VOut1 − VOut2 (2.4.34)
X = A ⊕ B = VOut2 − VOut1 (2.4.35)
VDD VDD
R1 R2
Out1 Out2
M3 M4 M5 M6 CL2
CL1 A+ A- A+
M1 M2
B+ B-
Itail
Figura 2.15: XOR SCL/CML.
2.4.3.5. D Latch
Con la lógica SCL/CML también es posible implementar bloques secuenciales,

como es el caso del D Latch. La estructura en la Figura 2.16 realiza la función indicada
por la ecuación 2.4.36; en esa ecuación también se indica la manera en que debe ser
tomado el dato a la salida de la estructura.
X = (CLK · DAT ) + (CLK · Xprevio ) = VOut1 − VOut2 (2.4.36)
En la ecuación 2.4.36, CLK representa la señal de reloj que controla a la estructura

y DAT el dato de entrada. El puerto diferencial de entrada controlado por CLK
permitirá entonces que la señal DAT controlar el puerto de salida cuando CLK = 1.
Por otra parte, cuando CLK = 0, la estructura mantiene en su salida diferencial el
valor previo que halla registrado del dato de entrada DAT . En otras palabras, cuando

VDD VDD
R1 R2
Out1 Out2
M3 M4 M5 M6 CL2
CL1 DAT- DAT+ Out2 Out1
M1 M2
CLK+ CLK-
Itail
Figura 2.16: D Latch SCL/CML.
VDD VDD
R1 R2
Out1 Out2
M3 M4 M5 M6 CL2
CL1 DAT- DAT+ Out2 Out1
M1 M2
CLK+ CLK-
MR- MR+
RES- RES+
Itail
Figura 2.17: D Latch SCL/CML con función de Reset.
CLK = 1 la corriente IT ail es desviada hacia el par diferencial controlado por DAT ,
y cuando CLK = 0, IT ail es suministrada al circuito lógico secuencial biestable de la
estructura.
Este bloque secuencial biestable puede ser implementado por medio de dos com-
puertas inversoras en cascada retroalimentadas. En la práctica, este bloque es imple-

mentado con un par diferencial acoplado por fuente con sus terminales de compuerta
conectadas de forma cruzada a sus terminales de drenaje, ya que cada transistor, en
conjunto con su respectiva carga resistiva, forman una etapa inversora.
Otra función que puede ser agregada a la estructura en la Figura 2.16 es la de
Reset. Para ello debe de agregarse un par diferencial adicional en el nivel más bajo de
la estructura, de modo que una de las terminales de drenaje de este par diferencial se
conecte al nodo de fuente común del par diferencial controlado por CLK, mientras
que la otra se conecte a alguno de los nodos de salida, dependiendo valor lógico que
se desee durante y después de la activación del Reset; si el par se enlaza al nodo
Out1 , el valor lógico durante y después del Reset será 0 y 1 cuando se enlace a la
terminal Out2 . Sobra decir que el par diferencial adicional será controlado por un
nuevo dato diferencial de entrada denominado RES; la ecuación 2.4.37 engloba lo
antes mencionado.
X = RES · ((CLK · DAT ) + (CLK · Xprevio )) = VOut1 − VOut2 (2.4.37)
La Figura 2.17 ilustra la estructura de un D latch con función de Reset, en la cuál

si RES = 0, el valor a la salida será 0 y si RES = 1 la estructura operará como
D latch. La ventaja de contar con un D latch con función de Reset es que permite
la realización de sistemas digitales secuenciales (p.e. una máquina de estados) en los
cuales se pueda asegurar el estado inicial de éstos y su reinicio.
2.4.3.6. Flip Flop D
Al contar con el elemento secuencial D Latch, es posible implementar con éste un

Flip Flop D con una configuración maestro-esclavo, la cual se muestra en la Figura
2.18. En ella se utilizan dos D latchs similares al mostrado en la Figura 2.17.
Además este Flip Flop D cuenta con una funcionalidad de Reset similar a la del
D Latch, por lo que si RES = 0, el valor en su salida será un 0 lógico y si RES = 1
la estructura operará como un Flip Flop D. Otra caracterı́stica de este Flip Flop D es
que solo capturará la información presente en el puerto de entrada diferencial DAT
durante la transición de alto a bajo de la señal diferencial CLK, y mantendrá ese dato
hasta que señal CLK vuelva a realizar esta transición. La ecuación 2.4.38 describe
el comportamiento del Flip Flop D; en dicha ecuación CLK↓ representa la transición

de alto a bajo por parte de la señal CLK.
X = RES · ((CLK↓ · DAT ) + (CLK↓ · Xprevio )) = VOut1 − VOut2 (2.4.38)
Sobra decir que, debido a que se necesitan dos D latch para implementar un Flip Flop
D, el consumo de potencia de este circuito digital será mayor.
VDD VDD
R1m R2m
Q1 Q2
M3m M4m M5m M6m
DAT- DAT+ Q2 Q1
M1m M2m
CLK+ CLK-
MRm- MRm+
RES- RES+
VDD VDD
Itailm
R1s R2s
Out1 Out2
M3s M4s M5s M6s CL2
CL1 Q2 Q1 Out2 Out1
M1s M2s
CLK- CLK+
MRs- MRs+
RES- RES+
Itails
Figura 2.18: Flip Flop D SCL/CML.

2.4.3.7. Función lógica con una estructura SCL/CML
Otra caracterı́stica del estilo lógico SCL/CML es que permite la realización de

ecuaciones booleanas con una sola estructura. Un ejemplo de esto es la estructura
mostrada en la Figura 2.19, la cual evalúa la ecuación bolena 2.4.39.
X = (A · B) + (C · D) = VOut2 − VOut1 (2.4.39)
VDD VDD
R1 R2
Out1 Out2
CL1 M7 M8 CL2
D+ D-
M5 M6
C+ C-
M3 M4
B+ B-
M1 M2
A+ A-
Itail
Figura 2.19: Función lógica VOut2 − VOut1 = AB + CD con una estructura SCL/CML.
Lo anterior se logra al distribuir los pares diferenciales y los datos en la estructura

como es indicado en la Figura 2.19. Una distribución serie, como la que existe entre
los pares controlados por A y B, equivale a la función AN D. Por otra parte, una
distribución en paralelo, similar a la que ocurre en el nodo Out1 entre las distribuciones
serie B − A y D − C, equivale a la función OR [13].
Vale la pena mencionar que aunque es posible realizar funciones más complejas con
una sola estructura SCL/CML (utilizando diferentes técnicas de diseño, [13]), debe
de tomarse en cuenta que la velocidad de respuesta de la estructura será más lenta; el

aumento de capacitancias parásitas que deben cargarse y descargarse aumentará de

manera proporcional a la complejidad de la función lógica a evaluar. Por lo tanto, se
tendrı́a que aumentar la magnitud de la corriente IT ail , si es que se quiere mantener
una velocidad de operación similar a la de una compuerta más simple. De modo que
el uso de este tipo de estructuras SCL/CML debe evaluarse cuidadosamente, debido
al balance entre consumo de energı́a, velocidad de operación, magnitud de voltaje
V DD disponible, complejidad y área utilizable para su realización.
2.4.3.8. Sumador completo
Otro ejemplo de la versatilidad del estilo lógico SCL/CML es la realización de un

sumador completo utilizando solo dos de sus estructuras, las cuales se muestran en
las Figuras 2.20 y 2.21 [12].
VDD VDD
R1 R2
Out1 Out2
M7 M8 M9 M10 CL2
CL1 Ci+ Ci- Ci+
M3 M4 M5 M6
A+ A- A+
M1 M2
B+ B-
Itail
Figura 2.20: Función suma de un sumador completo SCL/CML.
La estructura mostrada en la Figura 2.20 evalúa la ecuación booleana 2.4.40, la

cuál corresponde a la función lógica de suma de 1 bit entre dos datos y un acarreo; la
ecuación 2.4.40 también indica como deben de ser tomados los datos a la salida. Se
puede entonces ver que la estructura de la Figura 2.20 también puede ser considerada

como una compuerta XOR/XNOR de 3 variables.
X = A ⊕ B ⊕ Ci = VOut2 − VOut1 (2.4.40)
Por otra parte, la estructura en la Figura 2.21 evalúa la ecuación 2.4.41, la cuál
corresponde a la función de lógica de acarreo de un sumador completo; en ella también
se indica como debe ser tomado el dato a la salida de esta estructura.
X = (A · B) + [Ci · (A + B)] = VOut2 − VOut1 (2.4.41)
VDD VDD
R1 R2
Out1 Out2
CL1 M5 M6 CL2
Ci+ Ci-
M3 M4 M5 M6
A+ A- A+ A-
M1 M2
B+ B-
Itail
Figura 2.21: Función de acarreo correspondiente a un sumador completo SCL/CML.
El circuito en la Figura 2.21 es otro ejemplo de la realización de una función

lógica booleana con una solo estructura SCL/CML. Implementar esta función con las
compuertas AN D y OR puede ser más costoso en cuanto a consumo de energı́a y
área, ya que se necesitan 4 estructuras SCL/CML con el único fin de generar el bit
de acarreo. Además, la realización con 4 estructuras SCL/CML podrı́a ser aún más
lenta que la mostrada en la Figura 2.21
Un detalle que vale la pena mencionar es que, si se planea utilizar el sumador
completo antes mostrado para realizar un sumador de rizo de acarreo de n bits,

se sugiere alternar los puerto diferenciales de entrada de las señales B y Ci de los

generadores de bits de suma (Figura 2.20). Lo anterior con el fin de reducir la carga
capacitiva de los circuitos digitales encargados de generar el bit de acarreo, ya que en
un sumador de rizo de acarreo la velocidad con que el bit de acarreo es trasladado de
etapa a etapa es critica. Es entonces que, al reducirse la carga capacitiva a la salida
de los generadores del bit de acarreo, se optimiza el desempeño del circuito. Es por
esta razón también que en la estructura de la Figura 2.21, el bit de acarreo entra al
nivel de pares diferenciales más altos; es decir, se busca que el bit de acarreo produzca
un efecto en el siguiente generador de acarreo lo más pronto posible [12].
2.4.4. Ventajas
A continuación se presenta un listado de las principales ventajas del estilo lógico
SCL/CML [12].
Debido a que las celdas digitales basadas en el estilo lógico SCL/CML procesan y
transmiten datos binarios de manera diferencial, es menos probable que los bits
generados por las funciones lógicas de este tipo de celdas digitales sean propensas
a sufrir fallas lógicas (glitches) ocasionadas por la presencia de variaciones de
tensión en las fuentes de alimentación y en el substrato, o también por el ruido
producido por elementos externos. Lo anterior, debido a que los datos en este
estilo lógico son transmitidos como la diferencia de tensión que existe entre dos
conductores. Ya que es probable que el ruido afecte de igual manera a los dos
conductores, al evaluar el valor lógico transmitido (por medio de la diferencia
de tensión), se reduce en cierta medida el efecto del ruido.
Ya que el consumo de corriente de las celdas digitales basadas en el estilo lógico

SCL/CML es casi constante y que estas operan de manera diferencial, cuando
las celdas realizan cambios de estado lógico en sus salidas, éstas no generan
grandes variaciones de corriente en la fuente de alimentación; en otras palabras,
producen poco ruido de conmutación.
Debido a que este estilo lógico maneja los datos de manera diferencial, se tienen
disponibles en las salidas diferenciales de las compuertas SCL/CML, tanto el
resultado de la función lógica realizada, ası́ como también el complemento de
ésta, sin retardos. Lo anterior, dependiendo de como sea tomado el dato a la

salida de la compuerta. En otras palabras, de como se realice la diferencia de

voltaje entre los nodos Out1 y Out2 , ya sea V odif = Out+ − Out− o V odif =
Out− − Out+ .
Algunas estructuras SCL/CML pueden realizar distintas funciones lógicas, de-

pendiendo de como sean configuradas las señales a la entrada de los puertos
diferenciales y como sean tomados los datos a la salida. Un ejemplo de ésto es
la estructura de las compuertas AND/NAND y OR/NOR, la cual puede realizar
las 4 funciones lógicas antes mencionadas.
Si se asume que la magnitud de las capacitancias de carga de una celda lógica

SCL/CML es constante, es posible aumentar o reducir su máxima frecuencia
de operación al modificar la magnitud de IT ail , considerando también que sea
posible aumentar o reducir la magnitud de la carga resistiva de la celda en una
proporción similar con el fin de mantener el voltaje de swing de señal simple
(Vsw ) constante. Lo anterior indica que también en este estilo lógico existe un
balance velocidad-consumo de potencia.
A diferencia de otros estilos lógicos, la velocidad de operación de las compuertas

digitales SCL/CML no depende directamente de su nivel de tensión V DD, si no
en mayor medida de la magnitud de su fuente de corriente (IT ail ), la magnitud
de su carga capacitiva (CL) y su voltaje de swing de señal simple (Vsw ).
El estilo lógico SCL/CML puede ser utilizado para implementar sistemas digi-
tales de alta velocidad, debido a que puede ser más rápida que el estilo lógico
CMOS estático convencional. Ésto por el hecho de que los voltajes en sus nodos
de salida no necesitan realizar cambios de nivel de 0V a V DD y viceversa, si
no cambios de menor amplitud. Además, ya que los cambios de voltaje en los
nodos de una compuerta SCL/CML son reducidos, la carga y descarga de de
carga eléctrica de los capacitores asociados a estos nodos es pequeña. Por lo
tanto, los cambios de estado lógico a la salida de una compuerta SCL/CML son
rápidos.
2.4.5. Desventajas
El estilo lógico SCL/CML también tiene algunas desventajas; se presenta una lista
de las más importantes [12].

En comparación a otros estilos lógico, como el CMOS estático, el estilo lógico

SCL/CML utiliza más transistores por función lógica básica.
Debido a que el consumo de corriente de las compuertas lógicas SCL/CML es

constante, si la compuerta no es operada a su máxima frecuencia de operación,
tampoco se esta aprovechando al máximo la energı́a de ésta y en consecuencia
se está desperdiciando.
Ya que el estilo lógico SCL/CML maneja la información de forma diferencial, es

necesario utilizar dos lineas de metal para transferir un bit de una compuerta a
otra. Lo anterior puede ocasionar que el diseño del layout de un sistema digital
sea complejo.
A diferencia de otros estilos lógicos, el estilo SCL/CML necesita de más nodos

de referencia para energizar los circuito lógicos de manera adecuada. Para hacer
una comparación, la lógica CMOS estática solo necesita de V DD y GN D. En
contraste, el estilo SCL/CML necesita de al menos V DD, GN D y Vref IT ail .
2.4.6. ¿Por qué el estilo lógico SCL/CML es adecuado para

aplicaciones con requerimientos de bajo consumo de
potencia y de señal mixta?
En un circuito integrado de señal mixta con alto desempeño (como puede ser un
IMED), la reducción de los niveles de voltaje de alimentación del chip (debido al
escalamiento de los procesos de fabricación, ası́ como también a los requerimientos de
funcionalidad) y la incorporación de circuitos analógicos que operan con bajos niveles
de voltaje, exigen que los circuitos digitales utilizados en el chip no inyecten ruido en
los rieles de alimentación, ni al substrato del mismo. A la vez, se exige también que
estos circuitos digitales sean robustos ante interferencia.
Las compuertas digitales implementadas con el estilo lógico CMOS estático no
cumplen con estos dos requerimientos. Por una parte, los circuitos digitales imple-
mentados con este estilo lógico producen altas variaciones de corriente en los rieles
de alimentación, al ocurrir un cambio del estado lógico en su salida. Además, debido
a que las estructuras con las que se implementan estos circuitos digitales son del tipo
terminación simple (single-ended), éstos son altamente sensibles al ruido que pudiera
existir en la fuente de alimentación.

Una forma de limitar la generación de ruido del modulo digital, producto de la

conmutación de estados lógicos en las salidas de sus compuertas y circuitos lógicos,
es por medio del uso de estilos lógicos que mantengan un flujo de corriente constante
a través de las fuentes de alimentación cuando ocurren dichas transiciones. Uno de
los estilos lógicos que logra lo anterior es el estilo SCL/CML.
Como ya ha sido mencionado, en el estilo lógico SCL/CML los datos digitales son
manejados en forma diferencial, y este tipo de estructuras cambian el valor lógico a
su salida al conmutar su corriente IT ail (proporcionada por una fuente de corrien-
te constante) entre sus dos principales ramas. Una caracterı́stica de las estructuras
SCL/CML es que las corrientes de carga y descarga de sus nodos de salida circulan de
manera local, debido a que su corriente IT ail es constante. Por tal razón, las variacio-
nes de corriente producidas por la carga y descarga de sus nodos de salida (en otras
palabras, la conmutación de estado lógico en la salida diferencial de estas estructuras)
no afectan a los rieles de alimentación. Además, el ruido de corrientes de substrato
asociado a los transitorios en las salidas diferenciales, idealmente se compensan las
unas a las otras. En concreto, la lógica SCL/CML cuenta con caracterı́sticas que la
hacen ideal para aplicaciones de señal mixta [8].
Por otra parte, el nivel de voltaje de alimentación (V DD) de una compuerta
basada en el estilo SCL/CML puede reducirse sin afectar la velocidad de operación de
la compuerta. Como ya fue mencionado, la velocidad de operación de una compuerta
lógica SCL/CML no depende de su nivel de voltaje de alimentación (como es en
el caso del CMOS estático), sino de su constante de tiempo τ y su corriente IT ail .
Por lo tanto, es posible reducir su nivel de voltaje V DD con el fin de reducir su
consumo de potencia, sin afectar su desempeño (es decir, sin modificar su frecuencia
de operación). Lo anterior siempre y cuando el nivel de voltaje V DD permita que
todos los transistores NMOS de la estructura SCL/CML cuenten con un voltaje VDS
adecuado.
Además, es posible implementar compuertas lógicas SCL/CML que operen en la
región de subumbral, con el fin de reducir aún más el consumo de potencia del modulo
digital. Sin embargo, para ésto deben tomarse en cuenta las siguientes consideracio-
nes. Cuando se plantea utilizar estructuras SCL/CML operando en subumbral se
está considerando el uso de magnitudes de corrientes IT ail del orden de nano Am-
peres o incluso pico Amperes. Lo anterior implica que deban utilizarse resistores del
orden de mega Ohms y que la frecuencia de operación de estas estructuras sea del

orden de kilo Hertz. Pero, si se logra implementar una compuerta SCL/CML con una
magnitud de corriente IT ail un poco mayor a la corriente de fuga registrada por una
compuerta CMOS estática, se estará obteniendo una mayor eficiencia energética [7].
En resumen, debido a que el estilo lógico SCL/CML no produce una gran cantidad
de ruido de conmutación, es robusto ante ruido externo, puede reducir su nivel de
voltaje V DD sin afectar su desempeño de velocidad y puede operar en la región
de subumbral, es considerado como un candidato adecuado para realizar con él los
circuitos digitales utilizados en el modulo digital de un circuito integrado de señal
mixta con alto desempeño.
2.5. Resumen de capı́tulo

En este capitulo se presentó una visión general de como es que un sistema digital
electrónico está conformado y se especificó que sus componentes básicos fundamenta-
les son las compuertas lógicas. Se mostró también que las compuertas lógicas pueden
realizarse de diversas formas, utilizando diferentes dispositivos y elementos electróni-
cos; es decir, existen múltiples estilos lógicos y cada uno tiene sus propias carac-
terı́sticas. Ya que las caracterı́sticas de las compuertas lógicas definirán las métricas
de desempeño del sistema digital del que formen parte, se concluye que su diseño y
realización son muy importantes.
También se mencionó que en general, los estilos lógicos pueden dividirse en dos
grandes categorı́as: estilos lógicos estáticos y dinámicos. La diferencia entre estos dos
recae en el hecho de que el último requiere de una señal de reloj para operar; se
especificó que lo anterior hace que los estilos lógicos dinámicos no sean adecuados
para aplicaciones que requieran de un muy bajo consumo de energı́a, por lo que en
este tipo de aplicaciones se utilizan lógicas estáticas en la realización de sus módulos
digitales integrados en chip.
Además, debido a que la lógica SCL/CML cuenta con las cualidades necesarias
para la realización de las compuertas lógicas utilizadas en los sistemas digitales que
formaran parte de chip de señal mixta con bajos consumos de energı́a, este estilo
lógico fue revisado a profundidad. Por lo que se fundamenta la elección de este estilo
lógico para la realización de compuertas lógicas con bajos consumos de energı́a y
excelente compactibilidad con sistemas de señal mixta.

Capı́tulo 3
Lógica SCL/CML para aplicaciones

de bajo consumo de potencia
3.1. Introducción
Debido a sus caracterı́sticas, el estilo lógico SCL/CML puede utilizarse en la rea-
lización de sistemas digitales que requieran de un buen desempeño de velocidad y
robustez al ruido. Sin embargo, otra caracterı́stica de este estilo lógico que resulta ser
adecuada para aplicaciones de bajo consumo de energı́a, es que éste puede funcionar
de manera adecuada, controlando la corriente de polarización IT ail de sus circuitos
lógicos, con todos sus transistores operando en la región de inversión débil y con un
voltaje de polarización V DD reducido. En consecuencia, es posible conjugar las ven-
tajas del estilo SCL/CML, con un bajo consumo de energı́a. Con el fin de comprender
y realizar circuitos lógicos SCL/CML que operen con reducidos consumos de energı́a,
es necesario conocer varios aspectos referentes al funcionamiento de este estilo lógi-
co en la región de inversión débil. El objetivo de este capı́tulo es exponer y discutir
dichos aspectos.
De manera general, este capı́tulo esta compuesto de tres secciones principales. En
la primera se expone al modelo del transistor EKV, el cual describe de manera ade-
cuada las caracterı́sticas de los transistores MOS en todas sus regiones de operación;
se hace especial énfasis en la descripción de las caracterı́sticas con las que cuenta
el transistor MOS, cuando opera en la región inversión débil. La segunda sección se
enfoca a describir el funcionamiento del estilo lógico SCL/CML cuando es operado
en la región de inversión débil, con base a las caracterı́sticas del transistor expuestas
en la primera parte de este capı́tulo. La tercera sección de este capı́tulo se enfoca al
[49]
50 3. Lógica SCL/CML para aplicaciones de bajo consumo de potencia
tema de las corrientes de fuga de los transistores MOS, las cuales pueden imponer
un lı́mite al consumo de energı́a mı́nimo que se puede alcanzar con el estilo lógico
SCL/CML.
3.2. Modelo EKV del transistor MOS

El modelo EKV del transistor MOS ha sido especialmente desarrollado para el di-
seño de circuitos integrados que deban contar con bajos niveles de voltaje y corriente;
se presentará una descripción simple de éste, basada en el estado del arte [7] [16] [17].
Figura 3.1: Vista transversal de un transistor NMOS, se definen sus voltajes y corrientes [17].
Para comprender la forma en que el modelo EKV funciona, se deben considerar

ciertos detalles, tomando como referencia la vista transversal de un transistor NMOS,
mostrada en la Figura 3.1:
Con el fin de mantener la simetrı́a del dispositivo, los voltajes de fuente (VS ),
compuerta (VG ) y drenaje (VD ) se definen respecto al substrato local, es decir,
con respecto a la terminal de cuerpo del dispositivo.
Se considera que la corriente de drenaje (ID ) es positiva si ésta ingresa por la

terminal de drenaje.
Se considera que el voltaje de canal (V , quasi-Fermi potencial de electrones en

el canal) cambia de forma monótona de V = VS (en el extremo final del canal,
con respecto a la terminal fuente) a V = VD (en el extremo final del canal, con
respecto a la terminal drenaje).
Otro potencial que se debe considerar es el voltaje termodinámico, definido en

la ecuación 3.2.1. En dicha ecuación, k es la constante de Boltzman, q la carga

3.2 Modelo EKV del transistor MOS 51
elemental del electrón y T la temperatura ambiente expresada en grados Kelvin;

a una temperatura de 300◦ K (es decir, a 27◦ C), UT = 25· 8mV .
kT
UT = (3.2.1)
q
Se asume también que la concentración de dopado en el substrato (Nb ) tiene un

valor constante y que el grosor del oxido de compuerta (tox ) corresponde a una
capacitancia por unidad de área (Cox = ox /tox ).
Por otra parte, la Figura 3.2 muestra los sı́mbolos que pueden ser utilizados, con
el fin de preservar la simetrı́a del dispositivo. También en esa figura se muestra como
la definición de los voltajes y corrientes positivas pueden ser invertidas, de modo que
el modelo desarrollado para el dispositivo de canal N pueda ser aplicado sin mayores
cambios al dispositivo de canal P.
Figura 3.2: Simbolos de los dispositivos NMOS y PMOS con sus respectivas definiciones de voltajes y
corrientes positivas [17].
3.2.1. Densidad de carga móvil

En las siguientes secciones se explicará de forma detalla la forma en que se obtiene
la ecuación que relaciona a la densidad de carga invertida móvil con la magnitud de
voltaje en el canal del transistor MOS. Esta ecuación es de gran importancia por que
a partir de ella se definen las ecuaciones de corriente de drenaje del transistor, para
sus diferentes regiones de operación.
3.2.1.1. Función de umbral del dispositivo
Cuando un voltaje positivo es aplicado a la compuerta de un transistor NMOS,

los huecos en el canal son repelidos de la superficie de éste, creando entonces una

capa de empobrecimiento por debajo de la superficie del silicio e incrementando de

ese modo su potencial superficial (Ψs ). Esta capa de empobrecimiento se debe a los
átomos de impurezas ionizada fija restantes y se caracteriza por una densidad de
carga negativa por unidad de área del canal (Qb ); Qb se define en la ecuación 3.2.2,
√
en donde Γb = 2qNb si /Cox , es el factor de modulación de substrato.
p
Qb = −Γb Cox Ψs (3.2.2)
Se dice que la carga fija Qb es inútil, ya que no puede moverse y, por lo tanto,
generar corriente. Sin embargo, el potencial superficial positivo atrae electrones a la
superficie, produciendo una densidad de carga invertida móvil local Qi que puede
acarrear corriente. Ya que el grosor de esta capa de carga invertida es muy pequeño,
el voltaje a través de ésta puede despreciarse. Por lo tanto, al utilizar la ley de Gauss
se puede determinar la densidad de carga total por debajo de la superficie del silicio,
como es mostrado por la ecuación 3.2.3.
Qsi = Qb + Qi = −Cox (VG − VF B − Ψs ) (3.2.3)
VF B es el voltaje de banda plana y es definido por la ecuación 3.2.4; esta ecuación

incluye la diferencia (Φms ) entre las funciones de trabajo del metal de compuerta
(Φm ) y la función de trabajo del silicio (Φs ), ası́ como también el efecto de la carga
fija Qf c posiblemente localizada en la interfaz entre el óxido de compuerta y el silicio.
VF B = Φms − Qf c /Cox (3.2.4)
Al combinar las ecuaciones 3.2.2 y 3.2.3 se puede definir la densidad de carga invertida,
como es mostrado en la ecuación 3.2.5.
p
Qi = −Cox (VG − VF B − Ψs − Γb Ψs ) = −Cox (VG − VT B ) (3.2.5)
Al término VT B se le denomina función de umbral, la cuál es función de Ψs y depende

del proceso de fabricación por medio de los parámetros Γb y VF B , como es indicado
en la ecuación 3.2.6.
p
VT B = VF B + Ψs + Γb Ψs (3.2.6)

VT B es representada en la Figura 3.3 para un valor particular de Γb ; también se

muestran los valores Qi /Cox (de acuerdo a 3.2.5) y Qb /Cox para un VG en particular.
Figura 3.3: Función de umbral y densidad de carga invertida: (a) en función del potencial superficial;
(b) aproximación en inversión fuerte [17].
Se puede apreciar que la función VT B no es totalmente lineal debido a la contri-

bución de Qb . Además, su pendiente (n > 1) se puede determinar como su razón de
cambio con respecto a Ψs .
dVT B Γb
n= =1+ √ (3.2.7)
dΨs 2 Ψs
Al inspeccionar la Figura 3.3(a), se puede apreciar que para un voltaje de compuerta

VG fijo, n también puede definirse como:
dQi/Cox
n= (3.2.8)
dΨs
De tal modo que la densidad de carga invertida Qi local puede obtenerse a partir
de la Figura 3.3(a), si el valor de Ψs local es conocido. Se le considerará, en primera
instancia, en el caso de inversión fuerte.
3.2.1.2. Aproximación para inversión fuerte
Se ha demostrado que la densidad de carga invertida local incrementa de manera

exponencial con respecto a Ψs − V , como es indicado por la ecuación 3.2.9. En dicha
ecuación, ΦF representa el potencial de Fermi del substrato, el cual depende de la

concentración de dopado de éste (Nb ) y de la concentración intrı́nseca de portadores

del silicio (ni ), como es indicado por la ecuación 3.2.10.
Ψs − 2ΦF − V
Qi ∝ exp( ) (3.2.9)
UT
Nb
ΦF = UT ln (3.2.10)
ni
De hecho, tan pronto como Qi comienza a ser el efecto dominante en inversión fuerte,
el potencial superficial Ψs incrementa muy lentamente, ya que la carga total Qsi es
limitada por las limitaciones del campo eléctrico en el óxido. Por esta razón, se puede
asumir que el potencial superficial Ψs es independiente de VG y que éste puede es
definido por la ecuación 3.2.11, en donde Ψ0 = 2ΦF +mUT ; el valor de m dependerá de
la región de operación [7].
Ψs = V + Ψ0 (3.2.11)
VT B puede entonces expresarse de la siguiente forma:

p
VT B = VF B + V + Ψ0 + Γb V + Ψ0 (3.2.12)
La expresiones de VT B en 3.2.6 y en 3.2.12 son idénticas, sin embargo su representación

gráfica es diferente; el eje vertical de la última es desplazado por Ψ0 , como es mostrado
en la Figura 3.3(b). En la Figura 3.3(b), cuando V = 0, VT B toma un valor particular
denominado voltaje de umbral de equilibrio, también llamado voltaje de umbral (VT 0 );
su expresión es mostrada en la ecuación 3.2.13. Este parámetro es independiente de
las condiciones de polarización del dispositivo y corresponde al voltaje de umbral (VT )
para VS = 0 utilizado en otros modelos; no se debe confundir con el parámetro VTH0
descrito en el modelo del transistor.
p
VT 0 = VF B + Ψ0 + Γb Ψ0 (3.2.13)
Como es mostrado en la Figura 3.3(b), la pendiente n puede considerarse constante,

cuando V > 0; a n se le denomina factor de pendiente. Ahora, en inversión fuerte
ocurre un fenómeno denominado estrangulación de canal (pinch-off). Esto ocurre
cuando, para un determinado voltaje de compuerta (VG ), se tiene que Qi = 0 para
un un valor particular de V . A este valor de V se le denomina como voltaje de

estrangulación VP y es descrito por la ecuación 3.2.14.

r
Γb p Γb p
VP = VG − VT 0 − Γb [ VG − VT 0 + ( + Ψ0 )2 − ( + Ψ0 )] (3.2.14)
2 2
Al observar la Figura 3.3(b), se puede notar que VP puede aproximarse para el

caso de inversión fuerte mediante el uso de la ecuación 3.2.15. Aunque dicha ecuación
es definida para la región de inversión fuerte, se puede utilizar con el fin de obtener
un estimado del valor de n, en todas las regiones de operación.
VG − VT 0
VP ≈ (3.2.15)
n
De modo que Qi puede expresarse con la ecuación 3.2.16, donde el factor de

pendiente está dado por la ecuación 3.2.7, utilizando Ψs = Ψ0 + VP , por lo que n se
define por la ecuación 3.2.17.
−Qi /Cox = n(VP − V ) (3.2.16)
Γb
n=1+ √ (3.2.17)
2 Ψ0 + VP
3.2.1.3. Aproximación para un caso general
Para obtener una ecuación general que relacione la densidad de carga móvil inver-
tida con la magnitud de voltaje en el canal, se toma como punto de partida la ecuación
3.2.9. Ésta nos dice que Qi = κexp( Ψs −2ΦUT
F −V
), en donde κ representa una variable
de proporcionalidad arbitrarı́a. Se puede entonces expresar la razón de cambio de Qi
con respecto de Ψs y V obteniendo su diferencial con respecto a esas dos variables. Si
∂z ∂z
la diferencial de una función z que depende de x y y esta dada por dz = ∂x dx + ∂y dy,
la diferencial total de Qi , con respecto de Ψs y V esta dada por la ecuación 3.2.18.
∂Qi ∂Qi
dQi = dΨs + dV
∂Ψs ∂V
κ Ψs − 2ΦF − V κ Ψs − 2ΦF − V
= exp( )dΨs − exp( )dV (3.2.18)
UT UT UT UT
Qi Qi
= dΨs − dV
UT UT

Al reordenar la ecuación anterior, se obtiene:
UT
dQi = dΨs + dV (3.2.19)
Qi
Entonces se puede obtener una expresión de dΨs a partir de la ecuación 3.2.8 y ésta
puede sustituirse en la ecuación 3.2.19, por lo que al reordenar los términos se obtiene
la ecuación 3.2.20.
dV dQi dQi
= − (3.2.20)
UT nUT Cox Qi
Hay que notar que al considerar n constante, se contribuye a una linealización de la
relación densidad de carga-potencial. También es importante mencionar que cálculos
posteriores pueden ser simplificados al normalizar el voltaje y la densidad de carga,
como es indicado en la ecuación 3.2.21, en donde Qspec = −2nCox UT .
v = V /UT y qi = Qi /Qspec (3.2.21)
De esta forma la ecuación 3.2.20 se puede expresar de la siguiente forma.
−dv = 2dqi + dqi /qi (3.2.22)
Para cancelar las derivadas en la ecuación 3.2.22, se integran ambos lados de ésta.
C − v = 2qi + ln(qi ) (3.2.23)
Ahora, si se considera el caso de inversión fuerte (ln(qi ) 2qi ) y se comparan las

ecuaciones 3.2.23 y 3.2.16 (después de desnormalizar a la primera), se puede demostrar
que la constante de integración (C) en la ecuación 3.2.23 equivale a vp = VP /UT .
Al sustituir C por vp en 3.2.23 se obtiene la ecuación normalizada 3.2.24, la cual

relaciona a la densidad de carga móvil invertida con el voltaje en el canal, como se
muestra en la Figura 3.4. Hay que tomar en cuenta que, en el caso general, la ecuación
3.2.24 no puede ser invertida con el fin de obtener la densidad de carga a partir de
los voltajes.
vp − v = 2qi + ln(qi ) (3.2.24)

Figura 3.4: Relación carga invertida normalizada vs. el voltaje normalizado del canal [17].
3.2.1.4. Aproximación para inversión débil
En el caso de inversión débil 2qi |ln(qi )|, por lo que la ecuación 3.2.24 se puede
aproximar a la forma indicada por la ecuación 3.2.25. En este caso, VP está definido
por la ecuación 3.2.14.
VP − V
qi = exp(vp − v) o − Qi /Cox = 2nUT exp( ) (3.2.25)
UT
3.2.2. Corriente de drenaje y modos de operación
Esta sección se enfoca principalmente al desarrollo de las ecuaciones de drenaje

del transistor MOS, para sus diferentes regiones de operación, en base a las relaciones
desarrolladas en la sección anterior.
3.2.2.1. Relación carga - corriente
A la corriente de drenaje se le define como a la suma de las corrientes de conducción

(primer término en el paréntesis) y de difusión (segundo término en el paréntesis) de
la ecuación 3.2.26. En esta ecuación, µ representa lo movilidad de los portadores y x

una posición a lo largo del canal (comenzando desde la terminal fuente).
dΨs dQi
ID = µW (−Qi + UT ) (3.2.26)
dx dx
La ecuación 3.2.26 puede modificarse al sustituir en ésta el valor de dQi obtenido en

la ecuación 3.2.18.
dV
ID = −µW Qi (3.2.27)
dx
Para eliminar las derivadas de las variables V y x de la ecuación 3.2.27, se les separa
a ambos lados de la ecuación y ésta es integrada, considerando como lı́mites el largo
del transistor (L) y el voltaje a lo largo de su canal (de VD a VS ). De esta forma
se obtiene la ecuación 3.2.28, en la que se utiliza el parámetro de transferencia del
transistor (β); β = µCox W/L.
Z
(ID dx = −µW Qi dV )
Z L Z VD
ID dx = −µW Qi dV
0 VS
Z VD (3.2.28)
ID L = µW −Qi dV
VS
Z VD
−Qi
ID = β dV
VS Cox
Lo que indica la ecuación 3.2.28 es que la corriente de drenaje del transistor (ID ) es
proporcional a la integral de la densidad de carga Qi (definida por la ecuación 3.2.16),
definida en un rango de V = VS hasta V = VD . La ecuación 3.2.28 es representada
gráficamente en la Figura 3.5.
Figura 3.5: (a) Corriente de drenaje; (b) descomposición de la corriente de drenaje en sus componentes
de delantera y reversa [17].

3.2.2.2. Componentes de delantera y reversa de la corriente de drenaje
De acuerdo a la gráfica en la Figura 3.5(a), conforme V tienda a infinito, Qi tiende

a cero. Por lo tanto, la expresión de ID en la ecuación 3.2.28 puede reescribirse como
es indicado por la ecuación 3.2.29.
∞ ∞
−Qi −Qi
Z Z
ID = β dV − β dV = IF − IR (3.2.29)
VS Cox VD Cox
De este modo, como es ilustrado en la Figura 3.5(b), ID puede expresarse como la

diferencia entre las corrientes directa (IF ) e inversa (IR ). Hay que destacar que IF
depende de VG y VS , pero no de VD ; en contraste, IR depende de VG y VD , pero no
de VS . Además, de acuerdo a 3.2.29, IF (VS ) ≡ IR (VD ); es decir, por definición ambas
corrientes son equivalentes y dos valores de la misma función de V . Por lo tanto, la
corriente de drenaje (ID ) es la superposición de los efectos independientes y simétricos
de los voltajes de fuente (VS ) y drenaje (VD ).
3.2.2.3. Expresión general de la corriente
Si se utilizan las variables normalizadas de la ecuación 3.2.21, las corrientes directa

e inversa (definidas en la ecuación 3.2.29) pueden expresarse en forma normalizada,
como lo indica la ecuación 3.2.30; en esta ecuación vs,d representa el voltaje de fuente
o drenaje normalizado a UT , mientras que la corriente especifica del transistor Ispec =
2nµCox W U2.
L T Z ∞
IF,R
if,r = = qi dv (3.2.30)
Ispec vs,d
Se puede entonces sustituir la ecuación 3.2.22 dentro de la ecuación 3.2.30, para de

esa forma obtener la ecuación 3.2.31; en ella qs,d representa el valor de la densidad de
carga normalizada qi en el extremo final fuente o drenaje del canal.
Z qs,d
2
if,r = (2qi + 1)dqi = qs,d + qs,d (3.2.31)
0
Se puede entonces despejar qs,d de la ecuación 3.2.31, a partir de la formula general.

p
1 + 4if,r − 1
qs,d = (3.2.32)
2

La ecuación 3.2.32 puede introducirse entonces en la relación de voltaje-densidad de

carga de la ecuación 3.2.24, para finalmente obtener la ecuación 3.2.33.
p p
vp − vs,d = 1 + 4if,r + ln( 1 + 4if,r − 1) − (1 + ln2) (3.2.33)
Esta expresión general de la relación corriente-voltaje es proyectada en la curva (a) de

la Figura 3.6, al obtener los voltajes a partir de la corriente. En esta figura también
se muestra la aproximación en inversión fuerte (curva b, if,r 1) y en inversión débil
(curva c, if,r 1). Al recordar que id = if − ir y que vp = (vg − vt0 )/n, se puede
notar que la ecuación 3.2.33 modela las caracterı́sticas estáticas del transistor desde
inversión débil hasta inversión fuerte, utilizando solo los parámetros UT , VT 0 , Ispec y
n. Sin embargo, la ecuación 3.2.33 no se puede invertir, con el fin de poder calcular
la corriente a partir de los voltajes, por lo cual se aproxima if,r como lo indica la
ecuación 3.2.34, la cual es proyectada en la curva d de la Figura 3.6.
vp − vs,d
if,r = ln2 (1 + exp( )) (3.2.34)
2
Figura 3.6: Corriente de delantera o de reversa normalizada; (a) a partir del modelo de carga 3.2.31;
(b) aproximación en inversión fuerte; (c) aproximación en inversión débil; (d) a partir de la ecuación
de interpolación 3.2.31 [17].
3.2.2.4. Modos de operación y coeficiente de inversión
Los posibles modos de operación del transistor MOS dependen de los valores que
IF e IS tomen. Estos modos son descritos en el plano (if , ir ) mostrado en la Figura
3.7. A pesar de que los regı́menes de inversión débil y fuerte están separados por uno

de inversión moderada, se asumirá que if,r = 1 (IF,R = Ispec ) representa el lı́mite entre
inversión débil y fuerte, con el fin de simplificar.
De tal forma que si if > 1 e ir > 1, ambas componentes están en inversión fuerte
por lo que el transistor está en modo lineal. Por otra parte, si if > 1 e ir < 1, el
componente de corriente inversa ir (vd ) es despreciable y la corriente no aumenta más
con respecto al voltaje de drenaje; a pesar de eso, el transistor sigue en inversión
fuerte, pero en el modo saturación directa. En contraste, si ir > 1 e if < 1, el
componente de corriente directa if (vs ) es despreciado y, por lo tanto, la corriente no
incrementa más con respecto al voltaje de fuente; sin embargo, el transistor sigue
en inversión fuerte, pero en modo de saturación inversa. Si if < 1 e ir < 1, se dice
entonces que el transistor opera en inversión débil.
Figura 3.7: Modos de operación del transistor MOS [17].
El nivel global de inversión del transistor puede ser caracterizado por su coeficiente
de inversión IC, el cuál será equivalente al máximo entre las funciones if e ir . De
esta forma que cuando IC 1 el transistor estará operando en inversión débil, en
inversión fuerte cuando IC 1 y en inversión moderada cuando IC ∼ = 1.
IC = (if , ir ) (3.2.35)
3.2.2.5. Corriente de drenaje en inversión fuerte
En inversión fuerte, debido a que la densidad de carga móvil inversa en el canal

aumenta, se tiene que ln(qi ) 2qi . Esto quiere decir que la relación carga-voltaje en
3.2.24 puede modificarse de la forma indicada en la ecuación 3.2.36; de esta forma se
obtiene una ecuación que relaciona la densidad de carga con el voltaje en el canal, en

inversión fuerte.
vp − v
qi = (3.2.36)
2
Para conocer las componentes de corriente, es necesario integrar la densidad de carga
inversa descrita en la ecuación 3.2.36 como es indicado por la ecuación 3.2.30.
∞
vp − v
Z
if,r = ( )dv
vs,d 2
vp v v 2 ∞ (3.2.37)
=( − )|vs,d
2 4
2
vs,d vp vs,d
= −
4 2
La forma denormalizada de la ecuación 3.2.37 es mostrada en la ecuación 3.2.38.

2
VS,D VP VS,D
IF,R = Ispec ( 2
− )
4UT 2UT2 (3.2.38)
W 2
= nµCox (VS,D − 2VP VS,D )
2L
Con la ecuación 3.2.38 se puede entonces definir ID .
ID = IF − IR
W
= nµCox [VS2 − 2VP VS − VD2 + 2VP VD ]
2L
W (3.2.39)
= nµCox [(VP − VS )2 − (VP − VD )2 ]
2L
W
= nµCox [(VG − VT 0 − nVS )2 − (VG − VT 0 − nVD )2 ]
2L
Además, si el voltaje de compuerta en la ecuación 3.2.39 es reducido por debajo

de VT 0 + nVD (correspondiente a VD > VP ), el componente de corriente inversa se
vuelve despreciable y el transistor entra en saturación directa (ID = IF ); ID puede
aproximarse de la siguiente forma.
W
ID = µCox (VG − VT 0 − nVS )2 (3.2.40)
2nL

3.2.2.6. Corriente de drenaje para un caso general
Para un caso general, la expresión normalizada de las componentes de corriente

es descrita por la aproximación 3.2.34; su forma desnormalizada es la siguiente.
VP − VS,D
IF,R = Ispec ln2 [1 + exp( )] (3.2.41)
2UT
De este modo se puede obtener ID para un caso general.
VP − VS VP − VD
ID = Ispec {ln2 [1 + exp( )] − ln2 [1 + exp( )]} (3.2.42)
2UT 2UT
Si se considera la definición de VP descrita por la ecuación 3.2.14, ID se reescribirı́a

de la siguiente forma.
VG − VT 0 − nVS VG − VT 0 − nVD
ID = Ispec {ln2 [1 + exp( )] − ln2 [1 + exp( )]} (3.2.43)
2nUT 2nUT
3.2.2.7. Corriente de drenaje en inversión débil
Los componentes de la corriente de drenaje en inversión débil pueden obtenerse

al integrar la densidad de carga descrita por la ecuación 3.2.25 de la forma indicada
por la ecuación 3.2.30, obteniendo de esa forma la ecuación 3.2.44; la ecuación 3.2.45
expresa las componentes de corriente de forma desnormalizada. La ecuación 3.2.44 es
proyectada en la curva c de la Figura 3.6.
Z ∞
if,r = exp(vp − v)dv
vs,d
(3.2.44)
= −exp(vp − v)|∞
vs,d
= exp(vp − vs,d )
VP − VS,D
IF,R = Ispec exp( ) (3.2.45)
UT
Hay que recordar que estas dos ecuaciones son solo válidas cuando IC 1. De esta
forma, con la ecuación 3.2.44 se puede definir a ID (al considerar la definición de
VP en 3.2.15) como es mostrado en la ecuación 3.2.46. En esta ecuación, el término
correspondiente a la componente de reversa se vuelve despreciable tan pronto como

VD exceda la magnitud de VS .
ID = IF − IR
VP − VS VP − VD
= Ispec [exp( ) − exp( )]
UT UT
VG − VT 0 VS VG − VT 0 VD
= Ispec [exp( − ) − exp( − )] (3.2.46)
nUT UT nUT UT
VG − VT 0 −VS VG − VT 0 −VD
= Ispec [exp( )exp( ) − exp( )exp( )]
nUT UT nUT UT
VG − VT 0 −VS −VD
= Ispec exp( )[exp( ) − exp( )]
nUT UT UT
Hay que mencionar que el factor n representa el efecto del divisor formado por la
capacitancia de compuerta-superficie del canal (CG−si ) y la capacitancia de empobre-
cimiento (Cdep ), cuando el dispositivo opera en inversión débil.
La ecuación 3.2.46 puede ser reescrita al agrupar la dependencia de Ispce con

respecto de VT 0 , como es mostrado en la ecuación 3.2.47. En esta ecuación ID0 =
Ispec exp( −V
nUT
T0
); a este término se le define como la corriente residual de drenaje en
saturación para VG = VS = 0. También es llamada corriente de fuga del canal, en
circuitos digitales CMOS. Ésta se incrementa de forma exponencial cuando el voltaje
de umbral (VT 0 ) disminuye.
VG −VS −VD
ID = ID0 exp( )[exp( ) − exp( )] (3.2.47)
nUT UT UT
3.2.3. Caracterı́sticas de pequeña señal
En diseño analógico, es común el estudio y diseño de los circuitos electrónicos a

través de su análisis de pequeña señal. En éste tipo de análisis los transistores MOS
son representados por su circuito equivalente de pequeña señal, el cual esta compuesto
por diversos elementos electrónicos; los principales son: la transconductancia (gmg ), la
resistencia de salida (ro ) y las capacitares (intrı́nsecos y extrı́nsecos). En las siguientes
secciones se discuten las caracterı́sticas de estos elementos, cuando el MOS opera en
la región de inversión débil.

3.2.3.1. Transconductancias
Debido a la forma en que el modelo EKV considera a las terminales de drenaje,

compuerta y fuente del transistor MOS, éste define que las pequeñas variaciones de
voltaje en cualquiera de las tres terminales ocasionarán variaciones en la magnitud
de la corriente de drenaje. Por lo tanto, define una transconductancia por cada una
de estas terminales.
∂ID
gmg ≡ (3.2.48)
∂VG
∂ID
gms ≡ − (3.2.49)
∂VS
∂ID
gmd ≡ (3.2.50)
∂VD
Con las transconductancias definidas en las ecuaciones 3.2.48, 3.2.49 y 3.2.50 se pue-
den obtener las variables de pequeña señal gm, gmbs y gds ; la importancia de lo
anterior radica en el hecho de que estos parámetros de pequeña señal son los tra-
dicionalmente utilizados en el diseño de circuitos analógicos en los que la terminal
de fuente es considerada como el nodo de referencia. Las ecuaciones 3.2.51, 3.2.53 y
3.3.28 indican la forma en que lo antes mencionado puede realizarse.
∂IDS
gm ≡ = gmg (3.2.51)
∂VGS
∂IDS
gds ≡ = gmd (3.2.52)
∂VDS
∂IDS
gmbs ≡ = gms − gmg − gmd (3.2.53)
∂VBS
Uno de los parámetros más importantes del transistor MOS es la transconductan-
cia gm. En el caso de inversión fuerte, está puede obtenerse al evaluar la diferencial
parcial de 3.2.40 con respecto de VGS , como ha sido indicado por 3.2.51. Es enton-
ces que la transconductancia, de un transistor MOS operando en inversión fuerte, es
descrita por la ecuación 3.2.54.
W ∂(VG − VT 0 − nVS )2
gm = µCox
2nL ∂VGS (3.2.54)
W
= µCox (VG − VT 0 − nVS )
nL

Por otra parte, en inversión débil, a la ecuación 3.2.46 se le debe evaluar su dife-
rencial parcial, de modo que la transconductancia de un transistor MOS operando
en inversión débil es descrita por la ecuación 3.2.55. Esta ecuación nos dice que la
transconductancia de un transistor operando en inversión débil depende directamente
de la corriente a través del transistor. Además, nos dice que gm no puede controlarse
directamente a través de parámetros de diseño, más allá de la cantidad de corriente
que se haga pasar a través del transistor. Lo anterior debido al hecho de que el di-
señador de circuitos integrados no puede modificar las magnitudes de los parámetros
n y UT , ya que estos dependen del proceso de fabricación.
V −V
−VS −VD ∂exp( GnUTT 0 )
gm = Ispec [exp( ) − exp( )]
UT UT ∂VG
−VS −VD VG − VT 0 1 (3.2.55)
= Ispec [exp( ) − exp( )]exp( )
UT UT nUT nUT
ID
=
nUT
Vale la pena mencionar que las ecuaciones que definen a los parámetros gmbs y gds ,
pueden obtenerse de una forma similar.
3.2.3.2. Resistencia de salida
Otro de los parámetros más utilizado en el diseño de circuitos analógicos es el de

la resistencia de salida (ro ) del transistor MOS; este puede obtenerse al invertir la
derivada parcial de ID con respecto de VD , como se indica en la ecuación 3.2.56.
∂ID −1
ro = (3.2.56)
∂VD
Para el caso de inversión débil, ro es definida en la ecuación 3.2.57, considerando

al nodo de fuente como referencia (es decir, VS = 0).
UT
ro = (3.2.57)
Ispec exp( nUT )exp( −V
VG −VT 0
UT
D
)

3.2.3.3. Capacitancias
Para frecuencias menores a µUT /L2 , el comportamiento dinámico del transistor

puede ser modelado por medio de los capacitores que son comúnmente añadidos al
modelo de pequeña señal. Por una parte están los capacitores intrı́nsecos, los cuales
se deben a la carga almacenada en el canal. Cada uno de estos es una fracción del
capacitor compuerta-superficie del canal (CG−si ) y son dependientes de los niveles
de polarización del transistor. Por otra parte, los capacitores extrı́nsecos son los que
corresponden a las uniones en las difusiones de drenaje y fuente, ası́ como también
a los capacitores de traslape entre la compuerta y ambas difusiones. El valor de los
capacitores extrı́nsecos es independiente de la corriente de drenaje.
En inversión débil, la mayorı́a de los capacitores intrı́nsecos pueden despreciarse,
sı́ el canal no es muy largo. El único capacitor que se debe de considerar es el de
compuerta-substrato (CGB ). Éste es producido por la conexión en serie de CG−si y la
capacitancia de empobrecimiento (Cdep ). CGB es descrito en la ecuación 3.2.58 y es
menor a CG−si . Los capacitores CG−si y Cdep son descritos por las ecuaciones 3.2.59
y 3.2.60.
Cdep CG−si n−1
CGB = = CG−si (3.2.58)
Cdep + CG−si n
CG−si = W LCox (3.2.59)
si
Cdep = (3.2.60)
Wdep
Hay que mencionar que el capacitor Cdep está conformado por la superficie del canal
y el substrato, los cuales juegan el papel de las placas paralelas, y la región de em-
pobrecimiento, la cuál separa a las placas y juega el papel de dieléctrico. En 3.2.60
Wdep representa el grosor de está región.
3.2.4. Consideraciones con el modelo EKV

Como se ha mencionado anteriormente, el modelo del transistor EKV proyecta de
manera adecuada el funcionamiento de los transistores MOS a lo largo de todas sus
regiones de operación. Sin embargo, deben de tomarse en cuenta algunos detalles, para
utilizarlo de manera adecuada. En especı́fico, en las siguientes secciones de discutirán

detalles relacionados al factor de pendiente n y la simulación del modelo EKV.
3.2.4.1. Factor de pendiente n
Hasta ahora se ha explicado cómo es que el modelo EKV describe las principales
caracterı́sticas de un transistor MOS funcionando en sus distintas regiones de opera-
ción, de forma que se dispone de ecuaciones que son capaces de describir su corriente
de drenaje (ID ), su transconductancia de pequeña señal (gm) o su resistencia de salida
(ro ). Estas ecuaciones solo requieren de algunos parámetros tecnológicos y magnitudes
de voltaje, para proporcionar una cantidad estimada de las magnitudes que represen-
tan. Sin embargo, uno de los parámetros necesarios para realizar estas estimaciones
es dependiente del proceso de fabricación, de las dimensiones del transistor y de los
niveles de voltaje en sus terminales. Este parámetro es el factor n.
Debido a que el factor n depende de tantas variables, resulta difı́cil realizar una
estimación de su valor, basándose solo en las ecuaciones que lo describen. Una de estas
ecuaciones es 3.2.17. En esta ecuación, n depende en gran medida de Ψ0 y de VP ; es
difı́cil definir el valor de estos dos parámetros, debido a que dependen fuertemente del
punto de operación del dispositivo. Además, se ha reportado que la ecuación 3.2.17
no es muy precisa cuando alguna de las uniones del dispositivo MOS es polarizada de
forma directa [7].
Por otra parte, también es posible obtener una ecuación que describa al factor n,
en base a la ecuación 3.2.58; ésto solo será valido cuando el dispositivo opere en la
región de inversión débil. Del modo que al despejar n de 3.2.58, se obtiene la siguiente.
Cdep
n=1+ (3.2.61)
CG−si
Para esta ecuación, el valor de la capacitancia Cdep puede obtenerse a partir de la

ecuación 3.2.59, mientras que el de Cdep a través de 3.2.60. El problema es la dificultad
al estimar el grosor de la zona de empobrecimiento por debajo de la superficie del
dispositivo MOS.
Otra forma de conocer el valor del factor n de un transistor MOS, es por medio
de la caracterización de su curva IDS vs VGS . Debido a que este factor está fuerte-
mente ligado a la pendiente que presenta esta curva al ser representada en formato
logarı́tmico, cuando el transistor MOS opera en inversión débil es posible estimar
el valor de n a partir de la caracterización de su corriente IDS . Para explicar a de-

talle cómo se puede determinar el valor de n, se tomará como referencia la curva

IDS vs VGS mostrada en la Figura 3.8; ésta corresponde a un transistor NMOS del
proceso On Semi C5/MOSIS 500nm con VDS = 0· 1V , y dimensiones W = 5· 4µm
y L = 0· 9µm. Además, en este proceso de fabricación, Cox = 0· 002466471429 mF2 y
2
µ = 0· 04551710634 Vmseg [6].
Figura 3.8: Curva IDS vs VGS de un transistor NMOS; W = 5· 4µm, L = 0· 9µm, VDS = 0· 1V .
Comúnmente, la curva IDS vs VGS es utilizada para obtener el VT 0 del dispositivo;

en este caso VT 0 ≈ 0· 7754V . Sin embargo, hay que mencionar que en la Figura 3.8,
el eje de las ordenadas se presenta en formato logarı́tmico. La razón de esto es por
que en esta representación, la curva IDS vs VGS presenta una pendiente constante,
en la zona de la curva que corresponde a un funcionamiento del transistor MOS en
inversión débil. La forma de la curva en la región de inversión débil se debe a que la
corriente del transistor MOS en esta región de operación muestra un comportamiento
exponencial.
Entonces, se puede estimar el valor del factor n, para la región de inversión débil,
al considerar cuánto cambio de voltaje en VG produce un cambio de un orden de
magnitud en la corriente ID del dispositivo MOS, dentro de la región de inversión
débil [18]. Por lo tanto, se evalúa el cambio en la corriente de drenaje con respecto
al voltaje de compuerta utilizando la ecuación 3.2.46 (la cual representa la corriente

de drenaje en inversión débil) y de ese modo se obtiene la ecuación 3.2.62. Se toma

entonces como referencia la curva en la Figura 3.8 y se obtiene a partir de ella el
factor n del transistor NMOS al que representa, para la región de operación que ha
sido delimitada en la estimación.
10ID Ispec exp( VG1nU−VT T 0 )[exp( −V

UT
S
) − exp( −V
UT
D
)]
= VG2 −VT 0 −VS −VD
ID Ispec exp( nUT )[exp( UT ) − exp( UT )]
exp( VG1nU−VT T 0 )
10 =
exp( VG2nU−VT T 0 )
VG1 − VG2
10 = exp( )
nUT
VG1 − VG2
ln(10) =
nUT
∆VG −1
n= = Ssub (3.2.62)
UT ln(10)
De a cuerdo con la información mostrada, el cambio en VGS que corresponde a
un cambio de un orden de magnitud en IDS (de 10nA a 100nA) es de 0· 105V . Por lo
que de acuerdo a 3.2.62, n = 1· 7675, para la región contemplada por la estimación.
Con el fin de verificar que el valor de n obtenido sea adecuado, se realizó el cálculo de
IDS (utilizando la ecuación 3.2.46) del transistor para diferentes puntos de operación
dentro de la región de inversión débil y se compararon los resultados obtenidos con
las mediciones mostradas en la Figura 3.8; los resultados obtenidos se muestran en la
Tabla 3.1.
VGS IDSM ed IDSCal

0.44529V 1nA 1.114nA
0.54533V 10nA 9.996nA
0.56342V 15nA 14.863nA
0.65033V 100nA 99.955nA
0.65479V 110nA 110.225nA
0.7V 287.61nA 297.061nA
Tabla 3.1: Comparación entre los valores de IDS medidos (a partir de la curva IDS vs VGS en la
figura 3.8) y calculados (utilizando la ecuación 3.2.46 y n = 1· 7678) de transistor NMOS; W = 5· 4µm,
L = 0· 9µm, VDS = 0· 1V .
De acuerdo a los datos mostrados en la Tabla 3.1, en un rango de corrientes que

va de 1nA hasta 110nA, los valores de IDS arrojados por la ecuación 3.2.46 (con
n = 1· 7678) se aproximan al proporcionado por las mediciones realizadas a la curva
IDS vs VGS en la Figura 3.8. Sin embargo, con forme el voltaje VGS incrementa y sale de
la región de evaluación planteada, los datos arrojados por la ecuación 3.2.46 comienzan
a divergir de los proporcionados por las mediciones. Lo anterior se puede apreciar al
comparar el valor de IDS para VGS = 0· 7V , en donde ya existe una diferencia de 10nA
entre el valor estimado y el medido. Esta diferencia se debe al hecho de que el valor de
n cambia con respecto a VGS y a la región de operación del transistor. Por lo tanto, el
valor de n debe estimarse para cada región de operación del transistor NMOS para la
cual se planea estimar sus parámetros, ya que como se puede observar, incluso dentro
de la misma región de inversión débil, el factor n tiene valores diferentes [19].
A pesar de lo anterior, si se va trabajar con los transistores operando en inversión

débil, es posible elegir un transistor con dimensiones definidas (W y L) y utilizarlo
como transistor unitario o base. Entonces, a ese transistor unitario se le caracteri-
zará su factor n dentro de la región de inversión débil en la cuál se va a utilizar; es
decir, se obtendrı́a el factor n dentro del rango de corrientes en subumbral en el cual
va a operar. De esta forma, si se desea aproximar a una cantidad de corriente IDS en
especı́fico, lo que se harı́a es estimar cuantos transistores unitarios deben conectarse
en paralelo para alcanzar esa corriente o un valor cercano a ella. Algo similar se harı́a
para estimar gm y ro , mientras que las capacitancias parásitas tendrı́an que estimarse
de acuerdo a la distribución geométrica que tengan los dispositivos. De tal modo que
las magnitudes IDS , gm y ro de un transistor MOS conformado por M transistores
conectados en paralelo, se definirı́an por las ecuación es 3.2.63, 3.2.64 y 3.2.65.
VG − VT 0 −VS −VD
IDSM = M Ispec exp( )[exp( ) − exp( )] (3.2.63)
nUT UT UT
IDSM
gmM = (3.2.64)
nUT
UT
roM = (3.2.65)
M Ispec exp( nUT )exp( −V
VG −VT 0
UT
D
)

3.2.4.2. Simulación
Como fue antes mencionado, el modelo EKV se ideó para utilizarlo en el diseño
de circuitos electrónicos que funcionaran con sus transistores MOS operando en las
regiones de inversión débil y moderada. Sin embargo, no muchos fabricantes de cir-
cuitos integrados proporcionan modelos de simulación del transistor MOS basados en
el modelo EKV para sus distintos procesos de fabricación. En su lugar, los fabrican-
tes suelen utilizar el modelo BSIM de manera estándar. Además, la caracterización
de estos procesos se enfoca en proporcionar caracterı́sticas útiles para el diseño de
circuitos digitales, pero no se enfocan en las necesidades del diseño analógico.
Vale la pena comentar que se ha comprobado que ambos modelos del transistor
modelan de manera aceptable las caracterı́sticas del transistor MOS en las regiones
de inversión débil y fuerte. Pero, el modelo EKV proyecta de mejor forma el compor-
tamiento del transistor en la zona de transición que hay entre la región de inversión
débil y la región de inversión fuerte para los parámetros IDS y gm [20]. Sin embargo,
ambos modelos fallan en estimar la resistencia de salida (ro ) del transistor [20].
Para realizar el diseño de un circuito basado en transistores MOS operando en

las regiones de inversión débil y moderada, se recomienda entonces investigar si el
fabricante que brinda el acceso al proceso de fabricación a utilizar, proporciona los
modelos del transistor MOS adecuados para esas regiones de operación.
Lo anterior no significa que las ecuaciones del modelo EKV no puedan utilizarse
para estimar el desempeño de un transistor cuya simulación es realizada con otro
modelo, sino que si otro modelo es utilizado (ya sea EKV o BSIM) en las regiones de
inversión débil y moderada, puede haber discrepancias entre los resultados obtenidos
en simulación y el obtenido al caracterizar el circuito integrado ya fabricado.
En el caso del proceso de fabricación On Semi C5/MOSIS 500nm, el fabricante

proporciona los datos del transistor MOS utilizando el modelo BSIM3v3.1 y declara
que la caracterización de éste no está optimizada para la región de inversión débil. Sin
embargo, debido a que se tiene acceso a la fabricación de prototipos con este proceso
de fabricación, se optó por utilizarlo.

3.3 Lógica SCL/CML operando en inversión débil 73
3.3. Lógica SCL/CML operando en inversión débil

Como fue mencionado en el capı́tulo anterior, las celdas lógicas basadas en el estilo
lógico SCL/CML suelen utilizarse en aplicaciones de alta velocidad. En consecuencia,
estás estructuras suelen funcionar con algunos de sus transistores operando en la
región de inversión fuerte y otros en la de inversión débil, considerando que a través
de los transistores que operan en la región de inversión débil no circula corriente. Sin
embargo, lo anterior es una simplificación, ya que la corriente a través de un transistor
operando en la región de inversión débil es diferente de 0A, pero, debido a que en
aplicaciones de alta velocidad la corriente IT ail de las estructuras SCL/CML suele ser
muy alta, el considerar como nula a la corriente que circula a través de los transistores
que operan en inversión débil, resulta ser práctico.
Como se mencionó con anterioridad, las celdas lógicas SCL/CML no son estruc-
turas que deban utilizarse exclusivamente en aplicaciones alta velocidad, sino que
también pueden utilizarse en sistemas electrónicos que requieran de un bajo consumo
energético, robustez al ruido y que no exijan una velocidad de operación elevada; el
módulo digital integrado de un IMED es un sistema con dichos requerimientos.
Para lograr que una celda lógica SCL/CML reduzca su consumo energético, una
de las primeras modificaciones a realizar serı́a reducir la magnitud del voltaje V DD
de polarización de las celdas. Ésto reducirá la disipación de potencia de las celdas
SCL/CML sin afectar su velocidad de operación. Lo anterior será válido siempre y
cuando la nueva magnitud de V DD dé espacio a que todos los transistores en la
estructura SCL/CML estén adecuadamente energizados, es decir, que el voltaje VDS
de los transistores sea adecuado.
Otra opción serı́a reducir la corriente de polarización (IT ail ) de las celdas
SCL/CML, lo cual implicarı́a un rediseño de las celdas lógicas. En primera instancia,
al reducirse la corriente IT ail , el nivel de voltaje Vsw de la estructura será reducido.
Por tanto, la magnitud de los resistores de carga (R1,2 ) debe ser replanteada, con el
fin de mantener la misma magnitud de Vsw . Además, si se reduce demasiado la can-
tidad de corriente de una estructura SCL/CML dada (p.e. IT ailnew = IT ailold /10), los
transistores NMOS en sus pares diferenciales quedarán sobrados, es decir su tamaño
será mucho más grande que el necesario para hacer circular una menor corriente IT ail .
Ésto implica que el retardo de la celda será mayor, en comparación al que se tendrı́a
si se utilizaran menores dimensiones del transistor, debido a que las capacitancias

parásitas de los transistores afectaran más. Sin embargo, si la reducción de la corrien-

te IT ail no es drástica y no se busca lograr una frecuencia de operación muy elevada,
el replantear la magnitud de los resistores de carga (R1,2 ) podrı́a ser suficiente.
Otra posibilidad serı́a el reducir la corriente de polarización IT ail , al grado de
que todos los transistores dentro de la compuerta SCL/CML operen en la región
de inversión débil. Lo anterior implica que se está haciendo un intercambio entre un
menor consumo energético a costa de una reducción de la velocidad de operación. Ésta
fue la aproximación de diseño tomada en este trabajo y que ha sido anteriormente
reportada en [7] y [8].
En las siguientes subsecciones se describirán las caracterı́sticas de las estructuras
SCL/CML operando en inversión débil y las implicaciones de ésto. Al igual que en
el capı́tulo 2, se utilizará a la compuerta lógica NOT/Buffer (mostrada en la Figura
2.6 ) como referencia para la explicación del comportamiento de las estructuras lógi-
cas basadas en el estilo SCL/CML, cuando sus transistores operan en la región de
inversión débil.
3.3.1. Relación VIndif − Idif
Una de las caracterı́sticas de las estructuras SCL/CML es que el control de la

corriente (Idif ) que circula a través de ellas se realiza por medio de un voltaje de
entrada diferencial (VIndif ). De modo que una ecuación que describa esta relación
puede ser de gran utilidad al momento de comprender a profundidad el funcionamiento
de estas estructuras. Para plantear está ecuación debe de tomarse en cuenta que en la
región de inversión débil, la corriente de drenaje de un transistor NMOS es descrita
por medio de la ecuación 3.2.46. De modo que las corrientes de drenaje, en inversión
débil, de los transistores M1 y M2 en la Figura 2.6 estarı́an definidas de la siguiente
forma.
VIn+ − VT 0 −VS VIn− − VT 0 −VS

IDM 1 = Ispec exp( )exp( ) e IDM 2 = Ispec exp( )exp( )
nUT UT nUT UT
(3.3.1)
Con estas definiciones de IDM 1 e IDM 2 , se puede plantear una ecuación que defina
a IT ail en base a ellas.

IT ail = IDM 1 + IDM 2

VIn+ − VT 0 −VS VIn− − VT 0 −VS
= Ispec exp( )exp( ) + Ispec exp( )exp( ) (3.3.2)
nUT UT nUT UT
−VS VIn+ − VT 0 VIn− − VT 0
= Ispec exp( )[exp( ) + exp( )]
UT nUT nUT
Es entonces que, a partir de la ecuación 3.3.2 se puede despejar el término exp( −V

UT
S
)
y con él replantear las ecuaciones que describen a IDM 1 e IDM 2 .
−VS IT ail
exp( )= VIn+ −VT 0 −VT 0
(3.3.3)
UT Ispce [exp( nUT ) + exp( VIn−
nUT
)]
−VT 0 −VT 0
IT ail exp( VIn+
nUT
) IT ail exp( VIn−
nUT
)
IDM 1 = −VT 0 −VT 0
e IDM 2 = −VT 0 −VT 0
exp( VIn+
nUT
) + exp( VIn−
nUT
) exp( VIn+
nUT
) + exp( VIn−
nUT
)
(3.3.4)
Con las definiciones de IDM 1 e IDM 2 de la ecuación 3.3.4, se puede entonces pro-
poner una ecuación que defina a Idif .
Idif = IDM 1 − IDM 2

−VT 0 −VT 0
exp( VIn+
nUT
) − exp( VIn−
nUT
) (3.3.5)
= IT ail [ −VT 0 −VT 0
]
exp( VIn+
nUT
) + exp( VIn−
nUT
)
La ecuación 3.3.5 puede manipularse al multiplicar su numerador y denominador,

por el término exp( VT 0 −0· 5VnU
In+ −0· 5VIn−
T
).
−VT 0 −VT 0
exp( VIn+
nUT
) − exp( VIn−
nUT
) exp( VT 0 −0· 5VnU
In+ −0· 5VIn−
T
)
Idif = IT ail [ VIn+ −VT 0 VIn− −VT 0
][ VT 0 −0· 5VIn+ −0· 5VIn−
]
exp( nUT ) + exp( nUT ) exp( nUT
)
−VIn− }
(3.3.6)
exp( 0· 5{VIn+
nUT
) − exp( −0· 5{VIn+
nUT
−VIn− }
)
= IT ail [ −VIn− }
]
exp( 0· 5{VIn+
nUT
) + exp( −0· 5{VIn+
nUT
−VIn− }
)
La ecuación 3.3.6 puede simplificarse mediante el uso de la definición hiperbólica

exp(x)−exp(−x)
tanh(x) = exp(x)+exp(−x)
y de esa forma obtener la ecuación 3.3.7 [21].
0· 5{VIn+ − VIn− }
Idif = IT ail tanh( )
nUT
(3.3.7)
VIndif
= IT ail tanh( )
2nUT
Como se puede observar, la ecuación 3.3.7 relaciona de forma directa a la corriente

diferencial (Idif ) de la estructura SCL/CML básica, con su voltaje de entrada diferen-
cial (VIndif ). Esta ecuación puede ser normalizada al considerar la transconductancia
(gmeq ) de un transistor NMOS operando en inversión débil y con su ID = IT ail /2,
como fue realizado en la ecuación 3.3.8. Ésta ecuación es proyectada en la Figura 3.9.
Idif VIndif gmeq

= tanh( ) (3.3.8)
IT ail IT ail
Relación VIndif - I dif
Buﬀer
NOT
Idif / ITail
VIndif gmeq / ITail
Figura 3.9: Relación VIndif - Idif del circuito digital NOT/Buffer SCL/CML operando en la región de
inversión débil; gráfico correspondiente a la ecuación 3.3.8
De forma alternativa, la ecuación 3.3.7 puede utilizarse para expresar la relación

que existe entre VIndif y VOutdif .
VIndif
VOutdif = R1,2 IT ail tanh( ) (3.3.9)
2nUT
Vale la pena mencionar que los procedimientos antes presentados consideran que

la estructura SCL/CML básica está operando como un Buffer lógico, ya que se es-
tableció que Idif = IDM 1 −IDM 2 . Para considerar a la función lógica NOT, se debe
establecer que Idif = IDM 2 −IDM 1 y de este modo se definirı́a la corriente diferencial
de la función lógica NOT (IdifN OT ), la cual es descrita por la ecuación 3.3.10 y es
mostrada en la Figura 3.9. Por lo tanto, el voltaje de salida diferencial de la función
lógica NOT estarı́a definido por la ecuación 3.3.11.
−VIndif
IdifN OT = IT ail tanh( ) (3.3.10)
2nUT
−VIndif
VOutdifN OT = R1,2 IT ail tanh( ) (3.3.11)
2nUT
3.3.2. Consideraciones de diseño y estimación de desempeño

Para poder implementar circuitos digitales SCL/CML que operen en la región de
inversión débil, de forma adecuada, es necesario tomar en cuenta algunos detalles
relacionados con el funcionamiento de éstos. En las siguientes secciones se indican
algunas consideraciones que deben de tomarse con respecto a Vsw , gmdif , el margen
de ruido, los resistores de carga, circuito Replica Bias, el producto potencia-retardo
y la magnitud mı́nima de la corriente IT ail .
3.3.2.1. Consideración con Vsw
La ecuación 3.3.8 puede utilizarse para estimar el nivel de voltaje que debe alcanzar
VIndif para que la corriente IT ail sea totalmente desviada de una rama a otra y de
ese modo, cambiar el valor lógico a la salida de la estructura SCL/CML. El hecho de
que la corriente IT ail sea totalmente totalmente desviada de una rama a otra, implica
I
que ITdif
ail
= ±1. Por lo que en este caso, la ecuación 3.3.8 es equivalente a ±1 y de esa
forma puede despejarse con respecto a VIndif , como es realizado en la ecuación 3.3.12.
IT ail tanh−1 (±1)

VIndif = = 2nUT tanh−1 (±1) (3.3.12)
gmeq
La ecuación 3.3.12 indica algo muy importante; especifica es que la corriente IT ail
de la estructura SCL/CML básica no puede ser completamente desviada de una rama
a otra. Lo anterior se debe a que el término tan−1 (±1) es indefinido. Por lo tanto, no
se puede alcanzar un valor para VIndif que desvié completamente a IT ail de una rama

principal a otra. Sin embargo, lo anterior no implica que sea imposible desviar una
gran porción de IT ail entre las ramas principales de la estructura. Por ejemplo, para
desviar aproximadamente el 96 % de IT ail de una rama a otra, VIndif ≈ ±4nUT ; ésto
se puede apreciar en la Figura 3.9, ya que cuando el eje de las abscisas equivale a
I
±2, VIndif = ±4nUT e ITdif ail
= ±0· 96. En base al ejemplo anterior, se recomienda que
el voltaje de excursión de señal simple mı́nimo (Vswmin ) de las estructuras digitales
SCL/CML que operan en la región de inversión débil sea:
Vswmin > 4nUT (3.3.13)
De acuerdo a la ecuación 3.3.13, el valor mı́nimo aceptable del voltaje de swing,

de los circuitos SCL/CML operando en la región de inversión débil, depende del
proceso de fabricación solo a través del factor n y es independiente de voltaje de
umbral de los dispositivos NMOS. Ésto significa que la operación de conmutación de
los transistores NMOS y, en consecuencia, la velocidad de operación en la región de
inversión débil, tiene poca dependencia por parte de las variaciones de proceso. Por
lo tanto, mientras la corriente IT ail sea mucho mayor que las corrientes de fuga en la
estructura SCL/CML y, la impedancia de salida (ro) de los dispositivos NMOS sea
mucho más grande que la de los resistores de salida (R1,2 ), la topologı́a SCL/CML
puede operar adecuadamente como circuito lógico, inclusive en procesos tecnológicos
con dimensiones submicrométricas [7].
El objetivo de que un circuito digital SCL/CML que opera en inversión débil, siga
la recomendación mostrada en la ecuación 3.3.13, es que éste sea capaz de desviar casi
la totalidad de la corriente IT ail del circuito subsecuente a él. La ecuación 3.3.13 esta-
blece que la ganancia de un circuito SCL/CML dado, debe de ser lo suficientemente
alta para que éste pueda operar con un aceptable margen de ruido.
3.3.2.2. Consideraciones con gmdif
Otro parámetro importante de la estructura NOT/Buffer SCL/CML que puede

obtenerse a partir de la su corriente Idif , definida en 3.3.7, es su transconductancia di-
ferencial (gmdif ); está se define como la razón de cambio de Idif con respecto de VIndif .
En las ecuaciones 3.3.14 y 3.3.15 se definen las transconductancias de la estructura
básica SCL/CML para sus operaciones lógicas Buffer y NOT, respectivamente.

∂Idif
gmdif =
∂VIndif
Idif V
∂tanh( 2nU T
)
= IT ail
∂VIndif
VIdif
sinh( 2nU )
∂ VIdif
T
cosh( 2nU ) (3.3.14)
T
= IT ail
∂VIndif
2 Idif V 2 Idif V
IT ail cosh ( 2nUT ) − sinh ( 2nUT )
= VIdif
2nUT cosh2 ( 2nU )
T
gmeq
= VIdif
cosh2 ( 2nU T
)
−gmeq
gmdifN OT = V
Idif
(3.3.15)
cosh2 ( 2nU T
)
Al conocer una expresión que describa a la transconductancia de la estructura
SCL/CML, es posible determinar su ganancia, de la cual depende el margen de ruido
de la compuerta lógica. Las ecuaciones 3.3.16 y 3.3.17 describen las ganancias de la
estructura básica SCL/CML cuando está opera como elemento lógico Buffer y NOT,
en inversión débil.
R1,2 gmeq R1,2 IT ail

Av = VIdif
= V
Idif
(3.3.16)
cosh2 ( 2nU T
) 2nUT cosh2 ( 2nU T
)
−R1,2 gmeq −R1,2 IT ail

AvN OT = VIdif
= V
Idif
(3.3.17)
cosh2 ( 2nU T
) 2nUT cosh2 ( 2nU T
)
3.3.2.3. Consideraciones con el margen de ruido
La palabra ruido, en el contexto de sistemas y circuitos digitales, se refiere a

variaciones de voltaje o corrientes no deseadas en los nodos lógicos. Si la magnitud de
estas variaciones es demasiado grande, ésta provocará errores lógicos. Sin embargo,
si la amplitud del ruido a la entrada de cualquier circuito lógico es menor que una
magnitud crı́tica especificada, el ruido será atenuado cuando pase a través del circuito.
A esta cantidad crı́tica se le conoce como margen de ruido; el margen de ruido es

utilizado para indicar el rango sobre el cual un circuito lógico digital funcionará de
manera adecuada. De este modo la robustez al ruido de una circuito lógico digital
dependerá de la cantidad de ruido que pueda ser aplicado a la entrada antes de que
se presente una falla, y de cuánto ruido en realidad pueda acoplarse al circuito; el
primer factor es función en sı́ del circuito y el segundo del entorno a su alrededor [18].
Hay que mencionar que una caracterı́stica de los sistemas digitales que funcionan
de manera adecuada, es que las señales lógicas deseadas son restablecidas a plenitud y
sin errores. De esta forma el ruido no se acumula de una etapa lógica a otra, a diferen-
cia del ruido en sistemas analógicos. Sin embargo, si el ruido logra modificar el estado
lógico a la salida de un circuito digital de manera indeseada, el error será transferido
a la siguiente etapa [18].
Al igual que en otros estilos lógicos, el margen de ruido de los circuitos digitales
basados en el estilo SCL/CML puede estimarse a partir de su curva de transferencia
de voltaje. De esta curva se evalúa el punto en el cual la ganancia del circuito digital
es equivalente a ±1 (para la estructura básica, 1 en el caso de la función Buffer y −1
para la función NOT), con el fin de determinar los niveles de voltaje VIndif y VOutdif
que le corresponden. Hay que mencionar que para una compuerta lógica dada, su
ganancia es representada gráficamente como la magnitud de la pendiente con la que
cuenta su curva de transferencia de voltaje.
Normalmente se definen dos margenes de ruido, estos son N Mlow y N Mhigh . En
muchos estilos lógicos, la magnitud de estos dos margenes de ruido es diferente. Sin
embargo, debido a la curva de transferencia de los circuitos digitales SCL/CML es
simétrica, se define solo un margen de ruido (N MSCL/CM L ); por lo tanto:
N MSCL/CM L = N Mlow = N Mhigh (3.3.18)
De modo que para definir el margen de ruido de un circuito digital SCL/CML

se puede elegir cualquier zona de transición de la curva de transferencia, ya sea la
zona alta o baja de ésta, y ahı́ determinar los niveles de voltaje utilizados en la
estimación de N MSCLC/CM L . Es entonces que la ecuación 3.3.18 puede replantearse
en la forma descrita en la ecuación 3.3.19. Para el caso especı́fico de la estructura
NOT/Buffer SCL/CML, funcionando como inversor lógico, su margen de ruido puede
determinarse a partir de la ecuación 3.3.20 [8]; el margen de ruido de este circuito
lógico es dependiente de su ganancia de voltaje, definida por la ecuación 3.3.17, en el
caso de que opere en la región de inversión débil.

N MSCL/CM L = N Mhigh = VOH − VIH (3.3.19)
N MSCL/CM L = |VOutdif (AvN OT )| − VIndif (AvN OT ) (3.3.20)
Para conocer el valor adecuado de VIndif (AvN OT ), se establece que AvN OT = −1.
Al establecer esta equidad en la ecuación 3.3.17, se puede despejar el valor de
VIndif (AvN OT ), obteniendo de ese modo la ecuación 3.3.21.
−R1,2 IT ail
VIndif
= −1
2nUT cosh2 ( 2nU T
)
VIndif R1,2 IT ail
cosh2 ( )=
2nUT 2nUT
r
VIndif R1,2 IT ail
cosh( )=
2nUT 2nUT
r
−1 R1,2 IT ail
VIndif (AvN OT ) = 2nUT cosh ( ) (3.3.21)
2nUT
Ya con un valor conocido de VIndif (AvN OT ) que corresponde a AvN OT = −1, se
puede definir un valor para VOutdif (AvN OT ); ésto se logra al sustituir a la ecuación
3.3.21 en 3.3.11, por lo que VOutdif (AvN OT ) es definido en la ecuación 3.3.22. Hay que
mencionar que para obtener la ecuación 3.3.22 se utilizó la definición trigonométrica
√
2
tanh{cosh−1 (x)} = xx−1 , la cuál es valida para |x| > 1; es válido utilizar esta
definición ya que por diseño, R1,2 IT ail ≥ 4nUT .
−VIndif
VOutdif (AvN OT ) = R1,2 IT ail tanh( )
2nUT
r
R1,2 IT ail
= −R1,2 IT ail tanh{cosh−1 ( )} (3.3.22)
2nUT
s
2nUT
= −R1,2 IT ail 1 −
R1,2 IT ail
Ya que se conocen las definiciones de 3.3.21 y 3.3.22, puede definirse a

N MSCL/CM LN OT wi de forma especı́fica, como se indica en la ecuación 3.3.23.

N MSCL/CM LN OT wi
= |VOutdif (AvN OT )| − VIndif (AvN OT )
s
R1,2 IT ail (3.3.23)
r
2nUT −1
= R1,2 IT ail 1 − − 2nUT cosh ( )
R1,2 IT ail 2nUT
Otra forma de indicar el margen de ruido de un circuito lógico digital es con

respecto del swing de voltaje con el que cuenten las señales que maneje el circuito,
a manera de porcentaje. En el caso de lo circuitos digitales SCL/CML, Vswdif =
2R1,2 IT ail , por lo que el margen de ruido relativo al swing lógico de los circuitos
SCL/CML que operan en la región de inversión débil se indica en la ecuación 3.3.24.
N MSCL/CM LN OT wi
nmSCL/CM LN OT wi
= 100 %
2R1,2 IT ail
s r
1 2nUT nUT −1 R1,2 IT ail
=[ 1− − cosh ( )]100 %
2 R1,2 IT ail R1,2 IT ail 2nUT
(3.3.24)
La ecuación 3.3.24 nos dice que si aumentamos demasiado al termino R1,2 IT ail
dentro de ella, el máximo valor de nmSCL/CM LN OT wi será del 50 %; si se asigna un
valor de 0 al segundo término en 3.3.24, el cual es indeterminado. Este valor de
nmSCL/CM LN OT wi es ideal. Otro detalle importante que nos dicen las ecuaciones 3.3.23
y 3.3.24 es que el margen de ruido de la estructura SCL/CML NOT/Buffer solo puede
ser controlado por medio de la asignación del valor de su Vsw , ya que tanto n como UT
dependen mayormente del proceso de fabricación y del entorno alrededor del circuito,
respectivamente. Además, mientras más alto sea el valor de Vsw , mejor será el margen
de ruido del circuito digital.
3.3.2.4. Consideraciones con los resistores de carga
Hasta ahora se ha considerado el uso de resistores ideales en los circuitos

SCL/CML, sin importar la región de operación de los dispositivos NMOS y la canti-
dad de corriente a través de estos circuitos lógicos. Sin embargo, si se desea mantener
una magnitud de voltaje Vsw (o de forma alternativa, Vswdif ) constante al ir dismi-
nuyendo la magnitud de la corriente IT ail , la impedancia de los resistores de carga

R1,2 debe de incrementar, ya que la magnitud de R1,2 depende de forma directa de la

corriente IT ail ; lo anterior se indica en la ecuación 3.3.25.
Vsw
R1,2 = (3.3.25)
IT ail
Por ejemplo, en la Figura 3.10 se ilustra un circuito NOT/Buffer SCL/CML con
IT ail = 15nA. Con el fin de mantener un valor de Vsw ≈ 0· 2V , R1,2 = 13· 3M Ω. Por lo
tanto, si se desea manejar corrientes IT ail del orden de nano Amperes, los resistores
de carga deben de tener una impedancia del orden de Mega Ohms. Ésto con el fin
de mantener una magnitud de Vsw adecuada, es decir, mayor a 4nUT . En caso de
que la corriente de cola de la estructura llegue a ser del orden de pico amperes, la
impedancia de los resistores de carga tendrı́a que ser del orden de Giga Ohms.
VDD
13.3M 13.3M
R1 R2
Out1 Out2
M1 M2
In+ In-
Iss
15 nA
Figura 3.10: Estructura SCL/CML básica (NOT/Buffer).
El problema es que no es posible integrar en chip resistores con una impedancia de

ese orden de magnitud, debido que el área del chip que ocuparı́a este elemento pasivo
serı́a extensa. También es deseable tener la capacidad de controlar la magnitud de la
carga resistiva de forma precisa, con respecto al valor de IT ail . En resumen, se requiere
de una carga resistiva que ocupe un área reducida del chip y que su impedancia pueda
ser controlada de forma precisa. Para este rango de sensibilidad, un dispositivo PMOS
convencional energizado en la región lineal/triodo (mostrado en la Figura 3.11(a)) no
puede ser utilizado ya que la longitud de canal que requerirı́a serı́a demasiado larga.
Por lo tanto, el dispositivo de carga debe de implementarse de forma distinta.
En la Figura 3.11(c) se muestran diferentes curvas de corriente-voltaje de un
dispositivo PMOS para una tecnologı́a de 180nm, utilizando la configuración mostrada

a) b)
c) d)
Figura 3.11: (a) Dispositivo de carga PMOS convencional, (b) dispositivo de carga PMOS con co-
nexión cuerpo-drenaje, (c) comparación entre las caracterı́sticas corriente-voltaje de la carga PMOS
convencional y la carga PMOS con conexión cuerpo-drenaje, (d) caracterı́sticas corriente-voltaje de la
carga PMOS con conexión cuerpo-drenaje medidas experimentalmente en comparación con la carac-
terı́stica arrojada por simulación del modelo BSIM3v3; todos los datos corresponden a un transistor
de dimensiones mı́nimas de un proceso tecnológico de 180nm CMOS [7].
en la Figura 3.11(a). Se puede observar en la Figura 3.11(c) que el dispositivo de

carga PMOS convencional tiene un comportamiento semejante al de una fuente de
corriente con impedancia de salida de magnitud casi infinita. Si este dispositivo se
llegase a utilizar como carga de un circuito SCL/CML básico, la ganancia de este
circuito no estarı́a limitada, ni tampoco la amplitud de voltaje de la señal a su salida.
Por otra parte, la Figura 3.11(b) muestra un dispositivo de carga PMOS modi-
ficado. En esta configuración se colocan en corto circuito las terminales de drenaje
y cuerpo. Como consecuencia, las caracterı́sticas del dispositivo de carga PMOS son
modificadas, como se puede observar en la Figura 3.11(c); la configuración mostrada
en la Figura 3.11(b) ocasiona que la carga PMOS se convierta en un resistor con
impedancia finita y controlable la cual, al asociarse con la transconductancia del par
diferencial, proveerá de una ganancia y amplitud de voltaje, finita y controlada, al
circuito SCL/CML. Con esta configuración es posible realizar cargas resistivas de
muy alta impedancia, usando transistores PMOS de dimensiones pequeñas o mode-
radas. Una comparación entre las curvas corriente-voltaje obtenidas por medio de
la simulación (BSIM3v3) y medición fı́sica, de un dispositivo de carga que utiliza la
configuración mostrada en Figura 3.11(b), es mostrada en la Figura 3.11(d). Éste

gráfico demuestra que un transistor PMOS que utiliza la configuración mostrada en

la Figura 3.11(b), cuenta con una impedancia alta y controlable. La Figura 3.11(d)
también indica que el valor resistivo predicho por las simulaciones corresponde, en
cierto grado, al obtenido en las mediciones fı́sicas [7].
Figura 3.12: Vista transversal del dispositivo de carga PMOS con sus terminales de cuerpo y drenaje
en corto circuito; se muestran los componentes parásitos que contribuyen a su operación den el régimen
de inversión débil [7].
La vista transversal del dispositivo PMOS propuesto puede observarse en la Figu-

ra 3.12. En ella se puede notar que las terminales de cuerpo y drenaje del transistor
PMOS están en corto circuito, enlazando al cátodo del diodo pozon − substratop
(inversamente polarizado) con la salida del circuito. Este diodo inversamente pola-
rizado puede incrementar la carga capacitiva en la salida del circuito SCL/CML y
en consecuencia, reducirı́a el ancho de banda del circuito y, por lo tanto, su máxima
frecuencia de operación. Sin embargo, si el tamaño del transistor de carga PMOS
es pequeño, la capacitancia parásita asociada a este diodo serı́a pequeña y su efecto
podrı́a despreciarse.
Otro importante elemento parásito es el diodo fuente-cuerpo polarizado de forma
directa. Como se ilustra en la Figura 3.12, este diodo puede llegar a limitar el swing
de voltaje de salida a valores máximos de 400mV-500mV, dependiendo del nivel de
la corriente IT ail . Si el voltaje de swing es mayor, este diodo comenzará a conducir.
Sin embargo, ya que la magnitud de Vsw requerido para la operación de los circuitos
SCL/CML en inversión débil es mucho menor, el diodo fuente-cuerpo no deberı́a de
influir en la operación del circuito.
Como ha sido mencionado, en la Figura 3.11(b) las terminales de cuerpo y drenaje
del transistor PMOS están en corto circuito. Se requiere entonces que cada dispositivo
de carga PMOS, que utilice esta configuración, cuente con su propio pozon . Por lo
tanto, el requerimiento de área de cada pozo y la mı́nima distancia entre éstos debe

tomarse en cuenta.
Las caracterı́sticas eléctricas del dispositivo de carga PMOS, con sus terminales
de cuerpo y drenaje en corto, pueden conocerse a partir del modelo EKV. En el caso
de un transistor PMOS (sin ninguna de sus cuatro terminales en corto), su corriente
ISD en la región de inversión débil es indicada en la ecuación 3.3.26; vale la pena
mencionar que el factor n de un transistor PMOS es diferente al de un NMOS.
VBG − VT 0 −VBS −VBD

ISD = Ispec exp( )[exp( ) − exp( )] (3.3.26)
nUT UT UT
En el caso de la configuración mostrada en la Figura 3.11(b), VBD = 0, por lo que
ISD del transistor se modifica del modo indicado por la ecuación 3.3.27.
VDG − VT 0 VSD
ISDmod = Ispec exp( )[exp( ) − 1]
nUT UT
(3.3.27)
VSG − VSD − VT 0 VSD
= Ispec exp( )[exp( ) − 1]
nUT UT
A partir de esta ecuación puede obtenerse la conductancia (gSD ) del dispositivo

mostrado en la Figura 3.11(b) y con ella la resistencia equivalente del transistor. Las
ecuaciones 3.3.28 y 3.3.29, definen a gSD y RSD del transistor PMOS, cuyas terminales
de cuerpo y drenaje están en corto circuito.
∂ISD
gSD =
∂VSD
∂exp( VSG −VnUSDT −VT 0 )[exp( VUSD
T
) − 1]
= Ispec
∂VSD
[VSG −VSD −VT 0 ]UT +VSD nUT
∂exp( nUT2
) − exp( VSG −VnUSDT −VT 0 )
= Ispec
∂VSD
n−1 VSG − VT 0 VSD n − VSD 1 VSG − VT 0 −VSD
= Ispec {[ ]exp( )exp( )+[ ]exp( )exp( )}
nUT nUT nUT nUT nUT nUT
Ispec exp( VSGnU−V T0
) VSD −VSD −VSD
= T
{[n − 1]exp( )exp( ) + exp( )}
nUT UT nUT nUT
Ispec exp( VSG −VnUSDT −VT 0 ) VSD
= {[n − 1]exp( ) + 1}
nUT UT
(3.3.28)

−1
RSD = gSD
nUT
= VSG −VSD −VT 0
Ispec exp( nUT
){[n + 1]exp( VUSD
T
) + 1}
nUT exp( VUSD )−1 (3.3.29)
= · T
Ispec exp( VSG −VnUSDT −VT 0 ){[n + 1]exp( VUSD

T
) + 1} exp( VUSDT
)−1
nUT [exp( VUSD
T
) − 1]
=
ISDmod {[n + 1]exp( VUSD
T
) + 1}
La ecuación 3.3.29 indica que la impedancia del dispositivo PMOS, cuyas termi-
nales de cuerpo y drenaje están en corto, puede controlarse a través de su voltaje
VSG ; ésto con respecto al factor ISDmod dentro de esta ecuación. Debido a que en este
caso existe una dependencia exponencial de la resistencia equivalente del dispositivo
PMOS, con respecto a VSG , la magnitud de su impedancia puede ser ajustada en un
amplio rango [7].
Un aspecto que vale la pena mencionar es que en la definición de RSD antes

desarrollada, no se tomó en cuenta a la corriente del diodo de fuente-cuerpo polarizado
en forma directa. Debe tomarse en cuenta que el efecto de este diodo es despreciable en
los casos en que la magnitud de VSD sea reducida. Por otra parte, cuando la magnitud
de VSD es alta o la de ISD es baja, la corriente de este diodo puede contribuir de forma
considerable a la corriente total del dispositivo, como se indica en las ecuaciones 3.3.30
y 3.3.31.
IT = ISD + IF,D (3.3.30)
Vsw
IF,D = Isat (exp( ) − 1) (3.3.31)
ηUT
En la ecuación 3.3.31, el término η depende del proceso de fabricación e Isat es

la corriente de saturación de la unión PN fuente-cuerpo. Dicha corriente depende del
perı́metro y área de esta unión. Es de especial importancia considerar a la corriente
de este diodo en caso de que se manejen magnitudes de corriente de cola demasiado
bajas en el circuito SCL/CML [7].

3.3.2.5. Circuito Replica Bias
Debido a que la impedancia del dispositivo de carga PMOS mostrado en la Figura

3.11(b) puede controlarse a través de su voltaje VSG , es posible fijar un valor de Vsw
constante para una corriente IT ail constante. Sin embargo, debido a las variaciones de
proceso y temperatura, el ajustar el valor de VSG puede ser difı́cil, ya que no se tiene
la certeza de que a la estructura SCL/CML esté llegando la magnitud de corriente
IT ail deseada y a que los transistores de carga PMOS tampoco son ideales. Además, al
aumentar la temperatura ambiente también aumenta la magnitud de UT , por lo que
la corriente IDS de los transistores que operan en la región de inversión débil también
aumentará. De esta forma si aumenta la temperatura y no se modifica el valor de VSG
de los dispositivos de carga PMOS, la impedancia equivalente de estos dispositivos
cambiará y, en consecuencia, lo hará también la magnitud de Vsw . Lo anterior puede
causar que los circuitos digitales fallen, ya sea por que éstos no cuenten con un margen
de ruido adecuado o por que el voltaje de swing en sus salidas no sea lo suficientemente
alto para modificar el valor lógico del circuito digital subsecuente.
OPAMP VDD VDD VDD

Vref_OS M1 M4 M5
−
V_BL
+
Out_ref Out1 Out2
VDD M2 M6 M7
Vin+ Vin-
Vref_Itail
M3 M8
Current
Sample NOT/Buffer
Replica Bias
Figura 3.13: Circuito Replica Bias usado para el control de la impedancia de los dispositivos de carga
PMOS de un circuito NOT/Buffer SCL/CML de bajo consumo de potencia.
Por lo tanto, se debe de controlar la impedancia de los dispositivos de carga,

con respecto a la corriente IT ail de las estructuras SCL/CML, con el objetivo de
mantener la magnitud de Vsw en un nivel adecuado. Una manera de lograr el control
de la impedancia de los dispositivos PMOS se muestra en la Figura 3.13 [7] [8]. En ella
se observa a un circuito lógico NOT/Buffer SCL/CML y a otro llamado Replica Bias;
el último está compuesto de dos subcircuitos, un Opamp y una muestra de corriente.

La función del circuito Replica Bias es la de generar un voltaje de compuerta para

los dispositivos de carga PMOS, que corresponda a la corriente IT ail que fluye en el
circuito SCL/CML y al voltaje Vsw deseado. En el caso de la Figura 3.13, el circuito
Replica Bias proveerá a los dispositivos PMOS de la compuerta NOT/Buffer de un
voltaje VBL . El funcionamiento de este circuito se basa en el sensado de la corriente
IT ail de los circuitos SCL/CML y las propiedades del Opamp. En el caso de la Figura
3.13, la muestra de corriente es un medio circuito lógico NOT/Buffer SCL/CML; es
decir, M1 = M4,5 , M2 = M6,7 y M3 = M8 . En él, su transistor de cola (M3 ) tiene la
misma magnitud de voltaje VGS que el transistor de cola del circuito lógico (M8 ), por
lo que a través de ambos debe fluir la misma cantidad de corriente. Asumiendo que la
magnitud de VIndif es estable y provoca que la mayor parte de la corriente IT ail fluya
a través de M6 , los voltajes VOut1 y VOutref de ambos circuitos deberı́an ser iguales,
ya que sus dispositivos de carga son iguales, a través de ellos fluye la misma corriente
y ambos cuentan con el mismo voltaje VSG .
Con el fin de controlar la magnitud de la impedancia de los dispositivos de carga,
se utiliza un Opamp. La salida de éste es enlazada a las compuertas de todos los
dispositivos de carga PMOS, mientras que a través de su terminal In+ se retroali-
menta el voltaje VOutref de forma negativa y en su terminal de entrada In− se ingresa
un voltaje para el control del swing de salida (Vref OS ). Si la ganancia del Opamp
es elevada, éste provocará que las magnitudes de voltaje en sus terminales de en-
trada sean iguales; es decir, VIn+ = VIn− o de forma alternativa Vref OS = VOutref .
Para ello, el Opamp modificará la magnitud de voltaje VBL a su salida, con el
fin de que VSDM 1,4,5 = V DD − Vref OS . Es de esta forma que el circuito Repli-
ca Bias puede controlar la impedancia de los dispositivos de carga PMOS, ya que
Vsw = V DD − Vref OS y RSD = Vsw /IT ail . Otra forma de visualizar el funcionamiento
del circuito Replica Bias serı́a a través de su análisis de pequeña señal; éste demuestra
que Av = VOutref /Vref OS ≈ 1.
Vale la pena mencionar que con el circuito Replica Bias no solo se puede controlar
la impedancia de los dispositivos de carga PMOS ante variaciones de temperatura
o proceso, sino que también es posible modificar la magnitud de la corriente IT ail .
La ventaja de ésto es que permitirı́a incrementar la velocidad de operación de los
circuitos digitales, al mismo tiempo que se mantiene al voltaje Vsw constante. Hay que
tomar en cuenta que el buen funcionamiento del circuito Replica Bias dependerá del
Opamp, pero mientras éste elemento funcione adecuadamente, se tendrá control sobre

la magnitud de las impedancias de las cargas PMOS.
3.3.2.6. Estimación del producto potencia-retardo
La potencia disipada por cualquier estructura SCL/CML es el producto de su

corriente IT ail , multiplicada por su magnitud de voltaje V DD; es importante men-
cionar que la magnitud de su potencia disipada es independiente de la velocidad a
la que ésta opere. Sin embargo, la corriente IT ail si impondrá un lı́mite a la máxima
velocidad de operación que cualquier estructura SCL/CML pueda alcanzar.
PdisSCL/CM L = IT ail V DD (3.3.32)
Por otra parte, la velocidad de los circuitos digitales SCL/CML dependerá direc-
tamente de su constante tiempo τ (RC), como ya fue indicado en el capı́tulo 2. En
este capı́tulo también se mencionó que el valor de la constante de tiempo estará in-
fluenciado por la complejidad del circuito digital, siendo mayor el valor de τ cuando
más grande sea la red de pares diferencial en la estructura SCL/CML; desde un punto
de vista general, mientras más complejo sea un circuito SCL/CML, más lenta será su
respuesta a la señal de entrada en el par diferencial más alejado de los nodos de salida.
Además, debido a que el circuito equivalente de pequeña señal de un transistor
NMOS operado en inversión débil es el mismo que el de un NMOS operando en
saturación (es decir, ambos cuentan con la misma distribución y elementos), la me-
todologı́a expuesta en el capı́tulo 2 para determinar el factor τ de un circuito digital
SCL/CML también puede ser utilizada cuando estos circuitos operen en inversión
débil, solo tomando en cuenta los valores que le corresponden a los elementos del
modelo de pequeña del transistor cuando éste opera en inversión débil.
Otra forma de estimar el desempeño de cualquier circuito SCL/CML, es asumir
que su capacitor de carga (CL) es mucho más grande que los capacitores parásitos
en su red de pares diferenciales [7]; lo anterior simplifica el cálculo del factor τ del
circuito, como es indicado en la ecuación 3.3.33.
Vsw CL
τ ≈ R1,2 CL ≈ (3.3.33)
IT ail
Con la ecuación 3.3.33 se puede obtener una magnitud estimada del tiempo de
subida (tr), el tiempo de bajada (tf ) y la frecuencia de operación (f eq) de cualquier

circuito digital SCL/CML, con base a las ecuaciones 2.4.23 y 2.4.24. Sin embargo, se
debe tomar en cuenta que la ecuación 3.3.33 es una estimación, y que los capacitores
parásitos de los transistores pueden influir en forma significativa. Además, si se utiliza
la ecuación 3.3.33 en una circuito lógico SCL/CML con una red de pares diferencial
de múltiples niveles, ésta ecuación solo será válida para estimaciones del retardo de
la respuesta del circuito a señales que ingresen solo al par diferencial en el nivel más
alto de la red. De modo que, como fue indicado en el capı́tulo 2, el retardo de la
respuesta del circuito a señales que entren en pares diferenciales en niveles inferiores
será mayor.
Otro parámetro que se puede conocer a partir de 3.3.33 es el tiempo de propagación

del circuito digital SCL/CML, definido en la ecuación 3.3.34.
Vsw CL
tpdSCL/CM L = ln(2)τ = ln(2) (3.3.34)
IT ail
La ecuación 3.3.34 se fundamenta en el tiempo (tp) que un circuito RC de primer

orden tarda en alcanzar el 50 % de una señal pulso ideal que lo estimula; tp = ln(2)RC.
Sin embargo, ya que los circuitos SCL/CML tienen una respuesta simétrica (debido
a su naturaleza diferencial), sus tiempos de propagación de alto a bajo (tpHL ) y de
bajo a alto (tpLH ) son iguales. Además, ya que se les está considerando como circuitos
RC de primer orden en el análisis de retardo, tpLH = tpHL = ln(2)RC. Por lo que
tpdSCL/CM L = tpLH +tp
2
HL
= ln(2)RC.
Con las ecuaciones 3.3.32 y 3.3.34 se puede conocer de manera especı́fica el valor
del producto potencia-retardo para los circuitos digitales SCL/CML (P DPSCL/CM L ),
como se indica en la ecuación 3.3.35 [7].
P DPSCL/CM L = PdisSCL/CM L tpdSCL/CM L = V DDln(2)Vsw CL (3.3.35)
Es importante conocer el valor de P DPSCL/CM L de los circuitos basados en el

estilo SCL/CML, ya que este factor es considerado como una figura de merito al
momento de comparar diferentes estilos lógicos. Un dato importante que proporciona
la ecuación 3.3.35 es que P DPSCL/CM L es independiente de la magnitud de IT ail [7].

3.3.2.7. Magnitud mı́nima de la corriente IT ail
Es importante conocer o estimar, la mı́nima corriente de polarización (IT ailmin ) de

un circuito digital SCL/CML, ya que de ésta depende el consumo mı́nimo de energı́a
que el circuito puede tener. Sin embargo, existen muchos factores que determinan la
magnitud de IT ailmin de un circuito SCL/CML. Uno de estos factores es el ajuste y el
control de la misma corriente IT ail del circuito.
Como ya se ha mencionado, la fuente de corriente utilizada en las compuertas

SCL/CML suele implementarse por medio de un transistor NMOS, con un voltaje
VGS adecuado a las necesidades de corriente de la compuerta. Este transistor forma
parte de un circuito un poco más complejo conocido como espejo de corriente [14].
Para poder ajustar la corriente IT ail del circuito SCL/CML a muy bajos valores (p.e.
nano Amperes o pico Amperes), es necesario que el espejo de corriente sea muy preciso
cuando opere en la región de inversión débil. Sin embargo, es muy difı́cil controlar
la corriente IT ail a través del transistor de cola de la estructura SCL/CML de forma
precisa, cuando el circuito funciona en la región de inversión débil.
De modo que las caracterı́sticas del espejo de corriente implementado en los cir-
cuitos SCL/CML limitarán, en cierta medida, la cantidad mı́nima de corriente que
pasará a través del circuito, de manera controlada. El problema que puede acarrear
el no poder controlar el valor mı́nimo de la corriente IT ail es que será difı́cil definir
una frecuencia de operación máxima para un circuito digital SCL/CML que utilice
dicha corriente.
Otro importante factor es la corriente de fuga de los transistores MOS en el circuito

digital SCL/CML, la cual puede tener diferentes orı́genes, dependiendo del nodo
tecnológico. Por lo tanto, es importante conocerlas y tener un estimado de éstas.
El problema con las corrientes de fuga es que, si son de una magnitud proporcional
a la corriente IT ail , será imposible para los circuitos digitales SCL/CML desviar de
manera adecuada esta corriente, por lo que no se podrı́a evaluar a las funciones
lógicas. Como consecuencia, la magnitud de IT ail deberá incrementarse, con el objetivo
restarle importancia a las corrientes de fuga al grado de considerarlas despreciables;
esto provocará que el consumo de energı́a de los circuitos digitales SCL/CML se
incremente.

3.4 Corrientes de fuga 93
3.4. Corrientes de fuga
Como es sabido, los dispositivos MOS utilizados en la fabricación de circuitos

integrados pueden funcionar en alguna de sus tres regiones de operación, las cuales
son conocidas como región de corte, región lineal y región de saturación. Cada una
de estas regiones de operación hace que el dispositivo MOS cuente con determinadas
caracterı́sticas pero, en palabras simples, dependiendo de la región de operación en la
que funcione el transistor MOS será la cantidad de corriente que pasará a través de
él.
De modo que si se considera al transistor MOS como un interruptor ideal, en la

región de corte no pasarı́a corriente a través de él y se comportarı́a como un circuito
abierto. En contraste, en la región de saturación el transistor se comportarı́a como
un corto circuito y por él podrı́a pasar cualquier cantidad de corriente. La región
lineal, la cual comúnmente es considerada como una región de transición entre las
dos anteriores (en esta región el transistor MOS es considerado como una resistencia
controlada por voltaje), en el caso de un interruptor ideal no existirı́a.
El considerar al transistor MOS como un interruptor ideal puede ser muy útil
al momento analizar y comprender circuitos analógicos o digitales, sin embargo, este
comportamiento es muy diferente al real. Por ejemplo, si un transistor MOS es operado
en la región de corte, a diferencia del ideal, el transistor no impedirá que pase a través
de él una pequeña cantidad de corriente. En concreto, a la corriente que pasa a través
de un transistor MOS apagado, se le conoce como corriente de fuga.
Cabe mencionar que el concepto de corriente de fuga no se limita solo a la pe-

queña corriente que existe entre las terminales de drenaje y de fuente de un transistor
MOS apagado, también considera a las corrientes que circulan entre las terminales
compuerta-cuerpo, drenaje-cuerpo y fuente-cuerpo, las cuales ocasionan que exista
un consumo de potencia no deseado conocido como consumo estático. De tal modo,
la corriente de fuga de un transistor MOS está compuesta por diferentes corrientes,
producidas a partir de varios fenómenos fı́sicos; dichas corrientes producen un con-
sumo estático cuando uno o más transistores MOS están apagados y éstos se ubican
entre las terminales de una fuente de voltaje.

3.4.1. Componentes principales de la corriente de fuga

A continuación se enlistan las corrientes que contribuyen a la corriente de fuga
total de un transistor NMOS, las cuales han sido divididas en cinco clases de acuerdo
a su origen fı́sico (estas fugas también se presentan en transistores PMOS) [22].
1.- Corrientes debidas a tuneleo de electrones (Ig ) que van de compuerta a sus-
trato (cuerpo), atravesando el óxido delgado de compuerta, y son debidas al
fuerte campo eléctrico presente en este óxido. En transistores de dimensiones
nanométricas, el principal mecanismo responsable de fuga es el tuneleo directo
a través de las bandas de óxido.
2.- Corrientes de fuga debidas a la conducción en subumbral del transistor y las

cuales fluyen de drenaje a fuente (Isubth ). Si el transistor MOS tiene un voltaje
de compuerta a fuente VGS menor al voltaje de umbral, se dice que la superficie
del dispositivo está en inversión débil o en agotamiento. Sin embargo, cuando
un voltaje VGS incluso menor al voltaje de umbral del transistor es aplicado,
los pocos portadores de carga que se encuentran en la superficie del dispositivo
pueden producir un flujo de corriente significativo.
3.- Corrientes de fuga en drenaje inducidas por compuerta (Igidl ) que fluyen de
drenaje a sustrato (cuerpo). Estas corrientes son debidas al tunelo de electrones
que pasan de la banda de valencia a la de conducción en la zona de transición de
la unión drenaje-sustrato por debajo de la región de traslape, en donde existe
un campo eléctrico fuerte.
4.- Corrientes debidas a uniones p-n del dispositivo polarizadas inversamente. Las
corrientes de fuga de las uniones p-n inversamente polarizadas (Id ) se deben
a varios mecanismos, tales como difusión y generación térmica en la región de
agotamiento de las uniones. En tecnologı́as nanométricas puede producirse una
corriente unión-tuneleo debida al tuneleo banda a banda de sustrato (Ibtbt ).
5.- Corriente de irrupción (punchthrough) de sustrato de fuente a drenaje (Ip ) debi-

da al transistor bipolar lateral conformado por las terminales de fuente (emisor),
cuerpo (base) y drenaje (colector). Si el voltaje en drenaje es lo suficientemente
alto como para que la región de agotamiento de la unión drenaje-cuerpo se ex-
panda al grado de que ésta entre en contacto con la región de agotamiento de la

unión fuente-cuerpo (es decir, se ha logrado mermar la región neutral base del
transistor bipolar lateral), una corriente directa (Ip ) fluirá entre las terminales
de drenaje y fuente.
3.4.2. Mecanismo de fuga dominante por nodo tecnológico

En general, en cada tecnologı́a de fabricación de circuitos integrados CMOS exis-
te un mecanismo de corriente de fuga dominante y, en algunos casos, un segundo
mecanismo. Estos mecanismos han evolucionado debido a los cambios tecnológicos
generados en los procesos de fabricación. Esta evolución se ilustra en la Figura 3.14
para el caso de un transistor NMOS en estado de apagado [22].
Figura 3.14: Corrientes de fuga de un transistor NMOS, dependiendo del nodo tecnológico: (a) L ≥
500nm, (b) 500nm ≥ L ≥ 100nm, (c) 100nm ≥ L ≥ 50nm, (d) 50nm ≥ L [22].
Las tecnologı́as viejas, con amplias longitudes de canal del transistor (1µm a
0· 7µm), tienen como mecanismo dominante las fugas de corriente debidas a las unio-
nes p-n drenaje-sustrato y sustrato-pozo inversamente polarizadas. La contribución
por parte de las corrientes de subumbral, el mecanismo secundario en este nodo tec-
nológico, es tan baja que usualmente es despreciada.
Con forme los procesos de fabricación alcanzaban el nodo de 0· 5µm, las corrientes
de subumbral se volvieron el mecanismo de fuga dominante. Como segundo mecanis-
mo, algunos procesos de fabricación tenı́an fugas debido a la corriente de irrupción

(punchthrough). Este mecanismo es despreciado en tecnologı́as actuales, ya que es

controlado por medio del incremento de concentración de impurezas en la región de
canal del sustrato (cuerpo). Para el caso de tecnologı́as submicrométricas por deba-
jo de 0· 5µm, el mecanismo dominante es el de corriente de fuga por conducción en
subumbral; como mecanismos secundarios se han reportado las fugas debido a las
uniones p-n polarizadas inversamente y a la inducción del drenaje por parte de la
compuerta.
En tecnologı́as nanométricas, por debajo de 100nm, la reducción del grosor del
óxido de compuerta (necesario para lograr altas capacidades de manejo de corriente
y reducción de los efectos de canal corto) han provocado un incremento de efectos
no ideales, tales como el tuneleo de corriente de compuerta. Para el caso de óxidos
de compuerta ultra delgados, el tuneleo directo se ha incrementado y convertido en
uno de los mecanismos dominante de fuga de corriente. Para transistores MOS con
longitudes por debajo de los 50nm, se espera que el tunelo de corriente debido a
la unión cuerpo-drenaje se convierta en uno de los mecanismos de fuga dominante,
debido a la alta concentración de dopado.
3.4.3. Corriente de fuga a través de los nodos tecnológicos
Durante mucho tiempo, dentro la industria de los semiconductores se ha tenido

conocimiento acerca de las corrientes de fuga presentes en los transistores MOS cuan-
do estos se encuentran en estado de apagado. Debido a que las magnitudes de estas
corrientes históricamente habı́an sido mucho menores con respecto a las magnitudes
de corriente que los transistores MOS manejaban en estado de encendido, estas co-
rrientes de fuga se consideraban como un componente intrı́nseco al funcionamiento
del transistor que podı́a ser despreciado.
Sin embargo, conforme los avances tecnológicos aplicados a los procesos de fabrica-
ción de circuitos integrados lograban reducir la longitud mı́nima de canal de los tran-
sistores MOS que un proceso dado podı́a producir, también fueron incrementándose
las corrientes de fuga en estado de apagado que estos transistores MOS tenı́an pre-
sentes. La principal razón por la que estas corrientes de fuga estática comenzaron a
preocupar a la industria de los semiconductores fue por que el incremento en mag-
nitud que estas mostraban era más pronunciado que el que incremento en magnitud
de las corrientes dinámicas. Para ejemplificar el inicio de esta tendencia, se muestra

ACTIVE POWER LEAKAGE POWER
Figura 3.15: Tendencia de consumo de potencia dinámica (de los años 70’s al 2000) y estática (de
medianos de los 90’s hasta el 2000) [23].
un gráfico comparativo (figura 3.15) entre el consumo de potencia dinámico contra el

consumo de potencia estático con respecto al nodo tecnológico (representado por el
año de su implementación) [23].
Figura 3.16: Predicción de escalamiento y consumo de potencia del ITSR por dispositivo en el año
2001 [7].
En la Figura 3.15 se puede apreciar que a mediados de la década de los 90’s, el

consumo de energı́a estática de los transistores MOS comenzó a incrementarse y para
el final de la década éste se volvió significativo y comparable con respecto al consumo
de energı́a dinámico. En el año 2001 el ITRS proyectó que esta tendencia de consumo
energético en circuitos integrados de última generación se mantendrı́a, al grado de
que el consumo de potencia estática llegarı́a a ser mayor que el consumo de potencia
dinámico (figura 3.16) [7].
Diez años después, el ITRS proyectó que en la siguiente década el consumo de
potencia estático de los circuitos lógicos en SOC’s (System On Chip) para aplica-

Figura 3.17: Tendencia de consumo de potencia de SOC’s para aplicaciones comerciales estacionarias
proyectadas por el ITSR 2011 [24].
ciones estacionarias (p.e. consolas de videojuegos, computadoras de escritorio, etc.)

seguirı́a siendo de una magnitud considerable (Figura 3.18) [24]. Cabe mencionar
que las aplicaciones comerciales estacionarias contempladas en el informe del ITRS
de 2011 se enfocan a rendimiento, por lo que el diseño de estos circuitos integrados
no busca disminuir el consumo de energı́a. Por otra parte, en el mismo reporte del
ITRS se presenta la tendencia de consumo energético proyectada para los SOC’s de
aplicaciones móviles (Figura 3.17) [24].
Figura 3.18: Tendencia de consumo de potencia de SOC’s para aplicaciones comerciales móviles pro-
yectadas por el ITSR 2011 [24].
Como es de esperarse el consumo de potencia proyectado en la gráfica para SOC’s

de aplicaciones móviles es menor que el de los SOC’s de aplicaciones estacionarı́as (en
aplicaciones móviles el consumo de energı́a es un parámetro de diseño importante).
Cabe destacar que para los SOC’s de aplicaciones móviles el consumo estático por

parte de los circuitos lógicos tiene un aporte menor al consumo de potencia total, pero
se proyecta que el consumo estático de los módulos de memoria incremente. Lo ante-
rior parece indicar de manera indirecta que las corrientes de fuga de los transistores
MOS seguirán siendo importantes.
3.4.4. Corriente de fuga en el proceso de fabricación On Semi

C5/MOSIS 500nm
El proceso de fabricación de circuitos integrados que se utilizó en el desarrollo de
este proyecto de investigación fue el de On Semi C5/MOSIS 500nm. Debido a que los
transistores empleados en la mayorı́a de los circuitos electrónicos analizados en este
trabajo operan en la región de subumbral, es necesario conocer la magnitud de co-
rriente que los transistores de esta tecnologı́a tienen cuando se encuentran totalmente
apagados (VGS = 0V ) y de esa forma saber si estas corrientes de fuga llegan o no a
afectar el funcionamiento de los circuitos.
Figura 3.19: Layout del inversor lógico digital proporcionado por ON Semi en su kit de diseño para el
proceso de 500nm [26].
Para tener un estimado de la magnitud de la corriente de fuga que tienen los tran-
sistores de este proceso de fabricación se realizaron algunas simulaciones utilizando
los modelos de transistores NMOS y PMOS proporcionados por el fabricante y se
buscó información referente a al rango aproximado de las corrientes de fuga de este
nodo tecnológico en el estado del arte [25] [26].
En cuanto a simulaciones, se realizaron tres. La primera consistió en evaluar el
comportamiento transitorio de un inversor lógico CMOS que es parte de la librerı́a
de celdas digitales estándar que el fabricante distribuye; el layout de está celda se

VDD
W=3u
L =.6u
In M1 Out VDD
Vpulse M2 CL V1
3.3V + 3.3 V
1.2kHz W=1.8u 50fF −
L =.6u
Figura 3.20: Configuración utilizada en la evaluación transitoria del inversor lógico estándar.
Figura 3.21: Consumo de corriente del inversor estático CMOS (Celda estándar On Semi C5/MOSIS
500nm).
muestra en la Figura 3.19, mientras que en la Figura 3.20 se muestra el circuito

esquemático que fue simulado. El objetivo de esta simulación es conocer la cantidad
de corriente que el inversor lógico permite pasar a través de él cuando en su salida
se presenta un estado lógico estable; también es importante conocer la cantidad de
corriente que logra fugarse de compuerta a cuerpo. Los resultados obtenidos de esta
primera simulación se muestran en la Figura 3.21.
De los resultados obtenidos se puede ver que cuando el inversor lógico se encuentra
en un estado estable, la corriente estática consumida es de aproximadamente 6· 6pA
en ambos estados lógicos. Esto quiere decir que tanto el transistor NMOS como el
PMOS fugan aproximadamente la misma cantidad de corriente. En cuanto a las fugas

i(Vdd)
M1
Vdd
Vgs W=.9u
+ 3.3V
+ L =.6u −
DCsweep
−
Figura 3.22: Configuración para evaluación de corrientes de fuga del transistor NMOS de dimensiones
mı́nimas On Semi C5/MOSIS 500nm.
Figura 3.23: Corriente proporcionada por VDD con respecto a Vgs (NMOS dimensiones mı́nimas).
de corriente de compuerta a cuerpo, la fuente de voltaje con la que se estimuló al

inversor lógico solo registró picos de corriente durante las transiciones de estado;
caso contrario, en estado estable la corriente de fuga registrada fue casi nula. Estos
resultados proporcionan una idea sobre la magnitud que debe de tener la corriente de
fuga en esta tecnologı́a. Sin embargo, para conocer con certeza la magnitud de esta
corriente debe de conocerse la magnitud de la corriente de fuga que presentan los
transistores de dimensiones mı́nimas permitidas por esta tecnologı́a (en este nodo, se
tiene documentado que las corrientes de fuga dominantes se deben tanto a uniones
p-n inversamente polarizadas y a corrientes de subumbral).
Las dimensiones mı́nimas que un transistor MOS puede tener en la tecnologı́a On
Semi C5/MOSIS 500nm son de W = 0· 9um y L = 0· 6um. En la Figura 3.22 se muestra

i(Vdd)
Vdd
+
−
DCsweep 3.3V
−
+
W=.9u
Vgs L =.6u
M1
Figura 3.24: Configuración para evaluación de corrientes de fuga del transistor PMOS de dimensiones
mı́nimas On Semi C5/MOSIS 500nm.
Figura 3.25: Corriente proporcionada por VDD con respecto a Vgs (PMOS dimensiones mı́nimas).
la configuración utilizada para conocer la magnitud de corriente que es demandada a

la fuente de voltaje V DD cuando el voltaje VGS del transistor NMOS cambia de −· 5V
a 3· 3V . Esta prueba se realizó para dos niveles de voltaje de V DD (0· 1V y 3· 3V ). En
la Figura 3.23 se muestran los resultados obtenidos de las simulaciones de barrido de
voltaje (.DC) realizado en la compuerta del transistor NMOS de dimensiones mı́nimas,
mostrándose la cantidad de corriente que la fuente de voltaje V DD subministra. En
esta gráfica se puede apreciar que cuando el voltaje en la compuerta del transistor
NMOS es de 0V , la cantidad de corriente que se fuga a través de él es de 200f A para
un V DD = 0· 1V y de 6· 6pA para V DD = 3· 3V .
La misma prueba se aplicó a un transistor PMOS con las mismas dimensiones y
niveles de voltaje en la fuente V DD; la configuración de esta prueba se muestran en

3.5 Conclusiones de capı́tulo 103
la Figura 3.24. En el caso del transistor PMOS, la cantidad de corriente registrada

cuando VGS = 0V es muy similar a la de transistor NMOS (Figura 3.25). Para ambos
transistores se puede ver que la corriente de apagado (Iof f ) serı́a aproximadamente
7· 333pA/µm para V DD = 3· 3V y · 222pA/µm con V dd = 0· 1V . Estas magnitudes de
corrientes de fuga están dentro del rango estimado en algunos estudios (· 15pA/µm)
[26].
Figura 3.26: Medición de corriente Ids de un transistor NMOS de dimensiones mı́nimas del proceso
On Semi C5/MOSIS 500nm a VDD= 0.1V [26].
Por otra parte, los archivos de caracterización del proceso proporcionados por el
fabricante, muestran también una tendencia similar [25]. Es importante mencionar
que si se generan circuitos más complejos, la magnitud de la corriente de apagado
de esas estructuras podrı́a ser mayor que la de un solo transistor; por lo tanto, los
datos aquı́ mostrados son solo una referencia para estimar cuál podrı́a ser la menor
magnitud de corriente que se podrı́a controlar en un circuito analógico operando en
la región de subumbral.
3.5. Conclusiones de capı́tulo

El objetivo general de este capı́tulo fue exponer los fundamentos necesarios para
la realización de circuitos SCL/CML que operen con sus transistores polarizados en la
región de inversión débil. Con tal fin, este capı́tulo se enfocó a presentar información

referente al modelo EKV, al estilo lógico SCL/CML operando en inversión débil y a

las corrientes de fuga en el proceso de fabricación utilizado en este estudio.
Debido a que el modelo del transistor EKV proyecta de buena manera el fun-
cionamiento del transistor MOS en la región de inversión débil y considera a este
dispositivo como uno simétrico (ya que toma como referencia a la terminal de cuerpo,
en vez de la de fuente), éste es utilizado para describir y analizar al estilo SCL/CML
en la región de inversión débil. Por lo tanto, la primera sección de este capı́tulo se
dedico a exponer al modelo EKV, con el fin de conocer las expresiones que describen
a las caracterı́sticas del transistor MOS en la región inversión débil. De este modo, se
le dio un sustento a las expresiones desarrolladas en la segunda parte del capı́tulo.
En la segunda parte de este capı́tulo se analizó el funcionamiento de la lógica
SCL/CML en la región de inversión débil. De modo que se conocen las caracterı́sticas
de este estilo lógico y las consideraciones para la realización de sistemas digitales
basados en él, cuando sus transistores operan en la región de inversión débil. Uno
de los aspectos de que debe de tomarse en cuenta al momento de realizar circuitos
electrónicos que operaran con sus transistores polarizados en inversión débil, son las
corrientes de fuga, ya que éstas pueden imponer un lı́mite al mı́nimo consumo de
energı́a alcanzable por parte de los circuitos SCL/CML. Por esta razón, la tercera
sección de este capı́tulo se enfocó a dicho tema. De modo que ahora se conoce la
magnitud de las corrientes de fuga en el proceso de fabricación de circuitos integrados
On Semi C5/MOSIS 500nm. En conclusión, con la información recopilada a lo largo
de este capı́tulo se tienen los fundamentos necesarios para realizar circuitos digitales
SCL/CML con bajo consumo de potencia.

Capı́tulo 4
Realización de los circuitos lógicos
4.1. Introducción
Como fue mencionado en el primer capı́tulo, el objetivo de este trabajo de tesis
es generar un conjunto de circuitos lógicos básicos; éstos deben ser capaces de operar
con un bajo consumo de energı́a, ser ideales para aplicaciones de señal mixta y deben
tener la capacidad de alcanzar una frecuencia de operación de al menos 100kHz. Con
ese fin, se seleccionó al estilo lógico SCL/CML operado en la región de inversión
débil. Por lo tanto, se recopiló información referente a este estilo lógico, la cuál fue
presentada en los capı́tulos 2 y 3, de modo ésta fue utilizada como base en el proceso
de diseño de los circuitos lógicos.
El objetivo de este capı́tulo es presentar la metodologı́a de diseño utilizada en
la realización de cuatro circuitos lógicos SCL/CML básicos; los circuitos lógicos que
fueron realizados son: NOT/Buffer, AND/NAND-OR/NOR, MUX/XOR y Flip Flop
D. Por lo tanto, este capı́tulo se enfoca a:
Exponer la forma en que los principales parámetros de diseño fueron planteados.
Indicar cómo se definió el dimensionamiento de los transistores utilizados en los

circuitos lógicos propuestos.
Definir los elementos que conforman al circuito Replica Bias que fue utilizado.
Demostrar que los circuitos lógicos funcionan adecuadamente, por medio de

simulaciones.
Exponer al circuito integrado que fue diseñado para la caracterización de los

circuitos lógicos propuestos.
[105]
106 4. Realización de los circuitos lógicos
Proponer usos y aplicaciones de los circuitos lógicos propuestos.
4.2. Definición de parámetros

Como fue antes mencionado, los principales requerimientos que deben de cubrir
los circuitos lógicos son:
Un bajo consumo de energı́a.
Una frecuencia de operación de al menos 100kHz.
Entonces, se propone utilizar una magnitud de voltaje de excursión Vsw de 0· 2V ; esta

magnitud es aproximadamente el doble que la mı́nima recomendada en la ecuación
3.3.13. Sin embargo, se prefirió mantener amplio este parámetro, con el fin de que los
circuitos lógicos tengan un margen de ruido aceptable. También se propone que el
rango de voltajes de polarización V DD sea de 1· 5V a 1V , por lo que las señales que
manejen los circuitos lógicos oscilaran entre 1· 5V y 1· 3V , o 1V y 0· 8V , dependiendo
de la magnitud de V DD. Se considera una carga capacitiva CL de 50f F en cada
terminal de salida de los circuitos lógicos.
Hay que tener en cuenta que, debido a que se va a considerar un voltaje de drenaje
a fuente de 4UT (es decir VDS ≈ 100mV ), los transistores operarán en la región de
saturación en inversión débil, y una magnitud de V DD = 1V es suficiente para que
los transistores dentro de las estructuras lógicas SCL/CML más complejas (p.e. el
Flip Flop D, el cual tiene 3 niveles de profundidad) alcancen el voltaje VDS requerido.
Además, en el caso de un circuito SCL/CML con tres niveles de profundidad, el voltaje
VGS de uno de los transistores en el par diferencial más cercano a los dispositivos de
carga será de 0· 7V cuando V DD = 1V , y se requiere que la corriente IT ail sea desviada
a través de él. Por lo que, en este caso, la magnitud del voltaje mı́nimo de V DD no
es establecida por los circuitos lógicos, sino por el Opamp utilizado en el circuito
Replica Bias; ésto se debe al hecho de que el Opamp utilizado en este proyecto puede
funcionar hasta una magnitud mı́nima de voltaje de polarización de 1V .
Ya que se conoce la frecuencia de operación que tendrán los circuitos lógicos, se
pueden definir los valores de su constante de tiempo (τ ), ası́ como los tiempos de
saturación de las señales lógicas (tsatU P y tsatLOW ). Para ello se utiliza la ecuación

4.2 Definición de parámetros 107
2.4.24; si f eq = 100kHz, τC = τD y tsatU P = tsatLOW , entonces:
1
= 5τC + tsatU P + 5τD + tsatLOW
f eq
10µs = 10τ + 2tsat
5µs = 5τ + tsat (4.2.1)
La ecuación 4.2.1 representa el periodo de tiempo que abarca un semiciclo de una

señal pulso cuadrado con una frecuencia de 100kHz, con respecto al retardo de una
compuerta SCL/CML básica. Se propone entonces que tsat sea equivalente al 80 %
del semiciclo; entonces:
5τ = 1µs (4.2.2)
Al considerar que τ ≈ R1,2 CL, se puede despejar el valor de R1,2 :
5R1,2 CL = 1µs
1µs
R1,2 =
5 · 50f F (4.2.3)
= 4M Ω
De acuerdo a la ecuación 4.2.3, para que los circuitos lógicos SCL/CML alcancen
una frecuencia de operación de 100kHZ, con una capacitancia de carga CL = 50f F ,
la impedancia de sus dispositivos de carga debe de ser de 4M Ω. Este dato es útil,
ya que con el se puede conocer la magnitud de la corriente IT ail requerida por el
circuito lógico, para alcanzar esa frecuencia de operación. Para ello se puede utilizar
la definición de Vsw , indicada en la ecuación 2.4.6, y despejar a partir de ella IT ail ;
entonces:

Vsw
IT ail =
R1,2
0· 2V (4.2.4)
=
4M Ω
= 50nA
Por lo tanto, para que los circuitos SCL/CML alcancen una frecuencia de 100kHz,
la magnitud de su corriente IT ail debe de ser de 50nA. Hay que observar que, si se
establece una magnitud de voltaje Vsw menor, se podrı́a alcanzar la frecuencia de
100kHZ con menor consumo de energı́a o una mayor frecuencia de operación, con
el mismo consumo energético. Por ejemplo, si Vsw = 0· 1V , IT ail serı́a de 25nA y
el consumo energético del circuito lógico se reducirı́a a la mitad. Por otra parte,
con Vsw = 0· 1V e IT ail = 50nA, podrı́a replantearse la magnitud de R1,2 ; el que la
magnitud de R1,2 sea menor, contribuirá a la reducción del valor de τ y por ende,
será posible incrementar la frecuencia de operación del circuito lógico. La desventaja
de reducir la magnitud del voltaje Vsw , es que se reducirı́a el margen de ruido del
circuito lógico.
De forma alternativa, podrı́a reducirse el periodo de tiempo que abarca tsat, al

considerar que las señales lógicas estarán saturadas en alto y bajo un menor periodo
de tiempo, con el objetivo de aumentar la frecuencia de operación del circuito. De
realizarse lo anterior, se debe estar consciente de que en algunos casos, el reducir los
periodos de tiempo en que las señales estarán saturadas puede ser contraproducente
al momento de realizar circuitos digitales más complejos (p.e. máquinas de estados).
Otra forma de aumentar la frecuencia de operación de un circuito lógico SCL/CML
serı́a aumentar la magnitud de su corriente IT ail ; sin embargo, ésto producirá un
incremento en el consumo de energı́a del circuito.
El resultado arrojado por la ecuación 4.2.4 es de gran importancia, ya que la co-

rriente IT ail definirá las caracterı́sticas de los transistores que conforman a los circuitos
lógicos.

4.3 Dimensionamiento de los transistores 109
4.3. Dimensionamiento de los transistores

Para tener una idea del tamaño que deben de tener los transistores de los circuitos
lógicos SCL/CML que operarán en la región de inversión débil, con una frecuencia
de al menos 100kHz, se pueden tomar como referencia las caracterı́sticas de los tran-
sistores con dimensiones mı́nimas permisibles por el proceso de fabricación. Estas
caracterı́sticas son proyectadas en las Figuras 3.23 y 3.25, del capı́tulo 3.
Figura 4.1: Corriente de drenaje de un transistor NMOS de dimensiones W = 5· 4µm y L = 0· 9µm, con
respecto a su voltaje compuerta a fuente.
En el caso del transistor NMOS (Figura 3.23), se puede observar que un transistor
de dimensiones mı́nimas es capaz de manejar una corriente IDS de 50nA, con VDS =
0· 1V ; esta magnitud de corriente es la requerida por los circuitos lógicos SCL/CML
para alcanzar una frecuencia de operación de 100kHz. Pero para lograr ésto, su voltaje
de compuerta a fuente (VGS ) debe de ser mayor a 1V . Si este transistor es utilizado
en el par diferencial ubicado en el nivel más alto de un circuito lógico complejo, no
podrı́a manejar 50nA, ya que su voltaje de compuerta a fuente no serı́a mayor a 1V
bajo las condiciones de polarización planteadas en la sección anterior (V DD = 1V ).
Otro inconveniente del transistor de dimensiones mı́nimas es que al ser el transistor
más pequeño que el proceso de fabricación puede generar, éste es muy sensible a
las variaciones de proceso. En el caso del transistor PMOS, se tienen caracterı́sticas

similares. Por lo tanto, se decidió no utilizar transistores con las dimensiones mı́nimas
permisibles por el proceso de fabricación.
Un detalle que se aprecia en las Figuras 3.23 y 3.25, es que, si las dimensiones de
los transistores son ligeramente incrementadas, se pueden obtener las caracterı́sticas
de corriente deseadas. Por lo tanto, se propone que los transistores NMOS de los pares
diferenciales que conformaran a los circuitos lógicos SCL/CML tengan las siguientes
dimensiones: W = 5· 4µm y L = 0· 9µm. Las caracterı́sticas de este transistor son
mostradas en la Figura 4.1, en donde se puede confirmar que éste transistor es capaz
de manejar una corriente de 50nA ya que para ello sus voltajes son: VGS = 0· 61817V
y VDS = 0· 1V .
Figura 4.2: Corriente de drenaje de un transistor NMOS de dimensiones W = 7· 2µm y L = 1· 2µm, con
respecto a su voltaje compuerta a fuente.
Para el transistor de cola de los circuitos lógicos SCL/CML, se decidió utilizar la

misma relación de dimensionamiento (W/L = 6) que en el caso de los transistores de
los pares diferenciales. Sin embargo, con el fin de limitar la sensibilidad de este tran-
sistor a variaciones de proceso, se decidió utilizar dimensiones un poco más grandes:
W = 7· 2µm y L = 1· 2µm. Las caracterı́sticas de este transistor son mostradas en la
Figura 4.2, donde se puede observar que este dispositivo puede manejar una corriente
de 50nA.
Con respecto al dispositivo de carga PMOS, se decidió que sus dimensiones fueran

4.3 Dimensionamiento de los transistores 111
W = 4· 8µm y L = 0· 9µm, a pesar de que en el estado del arte se sugiere la posibilidad

de utilizar transistores PMOS de dimensiones mı́nimas como dispositivos de carga
[7]; con el dimensionamiento propuesto se busca evitar que las variaciones de proceso
afecten al funcionamiento de los circuitos lógicos. Las caracterı́sticas de este transistor
PMOS son mostradas en la Figura 4.3, donde la curva azul de lı́nea solida representa la
respuesta del transistor PMOS con las terminales de fuente y cuerpo en corto circuito.
Por otra parte, la curva de lı́nea punteada representa la respuesta del transistor cuando
sus terminales de drenaje y cuerpo están en corto circuito. En ambos casos se puede
observar el nivel de voltaje VGS que requiere el transistor para manejar una corriente
de 50nA, de modo de que si el circuito lógico SCL/CML tiene un voltaje Vsw = 0· 2V
y un voltaje V DD = 1V , y en él se utilizase al transistor PMOS antes descrito, como
elemento de carga, la magnitud de voltaje VG necesaria para hacer que a través de
este dispositivo de carga circulen 50nA son: 0· 16157V para el caso de la conexión en
corto fuente-cuerpo y 0· 21377V para el caso de la conexión en corto drenaje-cuerpo.
El conocer esta magnitud de voltaje es importante ya que va a ser suministrada por
el Opamp del circuito Replica Bias, por lo tanto, el Opamp debe de ser capaz de
manejar este nivel de voltaje en su terminal de salida.
Figura 4.3: Corriente de drenaje de un transistor PMOS de dimensiones W = 4· 8µm y L = 0· 9µm, con
respecto a su voltaje compuerta a fuente; se proyectan las respuestas del transistor con una conexión
fuente-cuerpo en corto y una conexión drenaje-cuerpo en corto.

Vale la pena mencionar que, debido a que resulta difı́cil definir el valor del paráme-
tro n, las dimensiones de los transistores antes mencionado fueron definidas de manera
experimental. Habrı́a entonces que definir una metodologı́a para elegir el tamaño ade-
cuado de los transistores, que tome en cuenta las variaciones de proceso, la magnitud
de corriente que se desea manejar y, en el caso de los circuitos lógicos, el aporte de
las capacitancias parásitas.
4.4. Replica Bias

Como se mencionó en el capı́tulo 3, el circuito Replica Bias es el encargado de pro-
porcionar la magnitud de voltaje que los dispositivos de carga PMOS necesitan para
funcionar como resistores, con una impedancia controlada. Este circuito esta com-
puesto a su vez por dos subcircuitos: el Opamp y la muestra de corriente. Al haberse
definido las dimensiones de los transistores, éstas serán utilizadas en el subcircuito
de muestra de corriente. Por lo tanto, solo queda definir al Opamp que es utilizado
en el circuito Replica Bias, analizar la interacción de este elemento con la muestra de
corriente y el circuito SCL/CML básico y, finalmente, evaluar el desempeño de todo
este conjunto de elementos.
4.4.1. Opamp
Para implementar el Amplificador Operacional utilizado en el circuito Replica
Bias se propone utilizar el Amplificador Operacional de Transconductancia (OTA)
mostrado en la Figura 4.4. Este se basa en la topologı́a Folded Cascode [14]. Sin
embargo, en el amplificador propuesto se modifica el espejo de corriente al utilizar
un espejo Flipped Voltage Follower Current Sensor (FVFCS) en vez de un espejo
Cascode.
La función del espejo de corriente en un amplificador Folded Cascode es la de
realizar la conversión Fully Differential a Single Ended de la señal a la salida del
amplificador. En el caso del espejo de corriente Cascode, además de realizar esta con-
versión también incrementa la resistencia de salida del amplificador, aumentando de
ese modo la ganancia de baja frecuencia del amplificador. Sin embargo, este espejo
reduce el rango de excursión de voltaje que puede tener la señal a la salida e incre-
menta el requerimiento mı́nimo de voltaje de alimentación, siendo este último mayor

4.4 Replica Bias 113
a 4VDSsat . Por lo anterior, el amplificador Folded Cascode con espejo de corriente Cas-
code no se considera apropiado para aplicaciones que requieran niveles de voltaje de
alimentación bajos. Para este tipo de aplicaciones se recomienda utilizar un espejo de
corriente sencillo y eliminar los transistores Cascode que se conectan a las terminales
drain de los transistores del par diferencial; lo anterior reducirá el requerimiento de
voltaje de alimentación a cambio de una reducción de la ganancia de baja frecuencia.
Vale la pena mencionar que al utilizar un espejo de corriente simple, la copia de la
corriente diferencial puede empeorar (el espejo de corriente simple cuenta con menor
precisión en el reflejo de corriente que el Cascode o el FVFCS) [27].
VDD VDD VDD VDD VDD
W=480u W=480u W=480u W=480u W=480u
L =1.8u L =1.8u L =1.8u L =1.8u L =1.8u
M6 M7 M8 M11 M12
VDD
Iss M4 M5 VDD W=240u W=240u VDD M13VDD

1 uA Vin+ Vin- L =1.8u L =1.8u
W=360u W=360u W=240u
L =1.8u L =1.8u M9 M10 L =1.8u Out
4pF
M1 M2 M3 M14 M15 CL
W=360u W=360u W=240u W=480u W=480u

L =1.8u L =1.8u L =1.8u L =1.8u L =1.8u
Figura 4.4: Diagrama esquemático del Amplificador Operacional Folded Cascode con Espejo de Co-
rriente Flipped Voltage Follower Current Sensor.
Por otra parte, el Amplificador Operacional Folded Cascode con espejo de co-
rriente FVFCS presenta algunas caracterı́sticas interesantes. Al utilizar un espe-
jo FVFCS se amplı́a el rango de voltaje de la señal a la salida del amplificador
(V SS + VDSsatN < Vout < V DD − VDSsatP ); un rango amplio de voltaje a la sali-
da es una caracterı́stica deseada para el amplificador utilizado en el circuito Replica
Bias, ya que esto permitirá manejar un mayor rango de corrientes de referencia en
las celdas digitales SCL/CML. Además, la comparación de corrientes diferenciales
(conversión Fully Differential a Single Ended de la señal a la salida) es más exacta
que la realizada con un espejo de corriente simple. Esto se debe a que el espejo de
corriente FVFCS utilizado en la Figura 4.4 requiere de bajos niveles de voltaje en
sus terminales de entrada y de salida para funcionar; al mismo tiempo, su resistencia
de entrada es baja (ri = 1/gm14 gm13 ro13 ). Hay que tomar en cuenta que un espejo de
corriente de alto desempeño para aplicaciones de bajo voltaje debe demandar bajos
niveles de voltaje en sus terminales de entrada y de salida; por otra parte, un espejo
de corriente preciso debe de contar con una baja impedancia de entrada y una alta

impedancia de salida. El espejo de corriente FVFCS utilizado en la Figura 4.4 tiene

una baja impedancia de entrada, demanda un bajo nivel de voltaje de alimentación
(V DDmin = VthN + 2VDSsat ) y requiere de niveles de voltaje en su terminales de
entrada y de salida de al menos un VDSsat [28]. Otra caracterı́stica del amplificador
en la Figura 4.4 es que conserva los transistores Cascode conectados a las terminales
de drenaje de los transistores del par diferencial, esto con el fin de no degradar su
ganancia de baja frecuencia; su ganancia de baja frecuencia está dada por la siguiente
expresión:
Adc = gmdp [ro12 ||ro15 ||rCascode10 ] (4.4.1)
Recuérdese que la transconductancia de los transistores del par diferencial está de-
terminada por la cantidad de corriente que pase a través de ellos (Id), el voltaje ter-
mo dinámico (Vtermal ≈ 26mV , a temperatura ambiente) y el factor de pendiente de
subumbral del dispositivo (n) [14].
gmdp = Id/(nVtermal ) = Iss/(2nVtermal ) (4.4.2)
Vale la pena mencionar que este amplificador es considerado de una etapa y la ubi-
cación en frecuencia del polo dominante (Ancho de Banda, -3db Freq) dependerá de
la magnitud de la carga capacitiva en la salida del amplificador (también debe consi-
derarse el aporte de las capacitancias parásitas de los transistores conectados al nodo
de salida); el polo dominante (Ancho de Banda, -3db Freq) está dado por:
polelf Hz = 1/(2πCL [ro12 ||ro15 ||rCascode10 ]) (4.4.3)
En resumen, el Amplificador Operacional Folded Cascode con espejo de corriente

FVFCS proporciona adecuados rangos de voltaje de excursión de señal en sus ter-
minales de entrada y salida, requiere de un bajo nivel de voltaje de alimentación y
cuenta con alta ganancia en baja frecuencia.
Para evaluar el desempeño de la respuesta en frecuencia de lazo abierto del am-
plificador aquı́ propuesto, se utilizó la configuración mostrada en la Figura 4.5; se
utilizó el simulador Hspice. Fueron considerados dos casos principales en los cuales
se utilizaron diferentes niveles de voltaje V DD (1.5V y 1V) para la alimentación del
amplificador operacional y a la vez se varió la magnitud de la corriente de referencia
Iss; en el caso de la corriente de referencia Iss se utilizaron magnitudes que van de

+
Vt
1Vac
1Vdc −
Out
1F 4pF
Ct Rt CL
100GOhm
Figura 4.5: Configuración utilizada para evaluar la respuesta en frecuencia en lazo abierto del OTA
Folded Cascode con espejo FVFCS.
1uA hasta 50nA, con el objetivo de conocer el desempeño del amplificador en condi-
ciones de bajo consumo energético. Cabe mencionar que en ambos casos el nivel de
voltaje de modo común, a la entrada del amplificador, se fijo a 2/3 del nivel de volta-
je de alimentación. También se agregaron las dimensiones de área y perı́metro de las
difusiones de los transistores con el fin de obtener resultados más precisos (similares
a una simulación postlayout).
Figura 4.6: Respuesta en frecuencia de lazo abierto del Amplificador Operacional Folded Cascode con
espejo de corriente FVFCS; V DD = 1· 5V , CM V = 1V , CL = 4pF .

En las Figuras 4.6 y 4.7 se muestran las respuestas en frecuencia obtenidas, y en

las Tablas 4.1 y 4.2 se indican los principales parámetros de desempeños extraı́dos de
las respuestas en frecuencia.
Figura 4.7: Respuesta en frecuencia de lazo abierto del Amplificador Operacional Folded Cascode con
espejo de corriente FVFCS; V DD = 1V , CM V = 0· 666V , CL = 4pF .
Corriente de Ganancia de Ancho de Ancho de ban-

Margen
referencia baja frecuen- banda (-3dB da unitario
de fase
(Iss) cia (10Hz) Freq) (0dB Freq)
1µA 33.793dB 4963.7Hz 204.84kHz 70.25◦
750nA 33.719dB 3777.9Hz 154.51kHz 70.53◦
500nA 33.647dB 2564.2Hz 103.94kHz 70.82◦
250nA 33.58dB 1315Hz 52.833kHz 71.11◦
100nA 33.543dB 540.43Hz 21.586kHz 71.29◦
50nA 33.52dB 275.39Hz 10.952kHz 71.35◦
Tabla 4.1: Parámetros caracterı́sticos del Amplificador Operacional Foldede Cascode con espejo de
corriente FVFCS, obtenidos de su respuesta en frecuencia de lazo abierto; V DD = 1· 5V , CM V = 1V ,
CL = 4pF .

Corriente de Ganancia de Ancho de Ancho de ban-

Margen
referencia baja frecuen- banda (-3dB da unitario
de fase
(Iss) cia (10Hz) Freq) (0dB Freq)
1µA 37.354dB 3707.4Hz 230.25kHz 51.14◦
750nA 37.420dB 2800.5Hz 175.31kHz 51.36◦
500nA 37.496dB 1885.8Hz 119.21kHz 51.67◦
250nA 37.587dB 958.65Hz 61.391kHz 52.14◦
100nA 37.610dB 392.96Hz 25.072kHz 52.38◦
50nA 37.514dB 201.66Hz 12.611kHz 52.71◦
Tabla 4.2: Parámetros caracterı́sticos del Amplificador Operacional Foldede Cascode con espejo de
corriente FVFCS, obtenidos de su respuesta en frecuencia de lazo abierto; V DD = 1V , CM V = 0· 666V ,
CL = 4pF .
En base a las mediciones obtenidas se puede mencionar lo siguiente para cada

caso. Para la respuesta en frecuencia de la Figura 4.6 (V DD = 1· 5V , CM V = 1V ,
CL = 4pF ), se puede ver que conforme la corriente de referencia Iss se reduce, tam-
bién lo hace la ganancia de baja frecuencia. Sin embargo, el cambio en la ganancia de
baja frecuencia fue muy poco, ya que esta se modificó de 33.793dB a 33.52dB. Se asu-
me que, aunque la transconductancia del par diferencial se va reduciendo con forme
cambia el punto de operación (en otras palabras, conforme cambia la magnitud de la
corriente Iss), también cambia la resistencia de salida del amplificador en cada caso;
estos cambios en la resistencia de salida parecen compensar la reducción de transcon-
ductancia, produciendo una ganancia de baja frecuencia de lazo abierto casi constante
ante diferentes magnitudes de referencia de corriente. Un comportamiento similar se
registró con el margen de fase, ya que cambió de 70.25◦ a 71.35◦ . En los parámetros
en los que si se registraron cambios substanciales fueron en el ancho de banda (-3dB
Freq) y en el ancho de banda unitario (0dB Freq); el ancho de banda cambio de
4963Hz a 275.39Hz, mientras que el ancho de banda unitario lo hizo de 204.84kHz a
10.952kHz. Hay que recordar que el ancho de banda unitario (también conocido como
producto ganancia ancho de banda, GB ≈ Adc Bandwidth) es dependiente tanto del
ancho de banda como de la ganancia de baja frecuencia del amplificador, por lo que
los cambios en los dos últimos modifican al primero. Las diferencias con respecto al
ancho de banda en cada magnitud de referencia de corriente se atribuyen al hecho
de que en cada caso, las magnitudes de las capacitancias parásitas de los transistores
conectados a la salida del amplificador cambian en cada punto de operación, ası́ como

también la resistencia de salida y la transconductancia del par diferencial.

Para el segundo caso, mostrado en la Figura 4.7 (V DD = 1V , CM V = 0· 666V ,
CL = 4pF ), la ganancia de baja frecuencia se mantuvo casi constante; para el rango
de corrientes de referencia de 1uA a 100nA, la ganancia de baja frecuencia registro un
ligero aumento, de 37.354dB a 37.610dB, para caer a 37.514dB al utilizarse una co-
rriente de referencia de 50nA. En contraste, el ancho de banda registró una reducción
progresiva con respecto a la corriente de referencia del amplificador, al cambiar de
3707Hz a 201.66Hz; en consecuencia, el ancho de banda unitario cambio de 230.25kHz
a 12.611kHz. Por otra parte, el margen de fase también registro ligeros cambios entre
las distintas magnitudes de corriente de referencia, al cambiar de 51.14◦ a 52.71◦ .
Se presume que las diferencias en los diversos parámetros caracterizados para cada
punto de operación se deben al hecho de que en cada punto, la resistencia de salida,
las capacitancias parásitas y la transconductancia del par diferencial cambian.
Es interesante que al comparar los dos casos generales, se puede ver que a ma-
yor cantidad de voltaje de alimentación (1.5V), el amplificador proporciona menor
ganancia de baja frecuencia, pero mayor ancho de banda (-3dB Freq) y margen de
fase; por el contrarı́o, al contar con un voltaje de alimentación menor (1V), el ampli-
ficador proporciona mayor ganancia de baja frecuencia pero menor ancho de banda
(-3dB Freq) y margen de fase. Sin embargo, en los dos casos generales, la respuesta en
frecuencia de lazo abierto del OTA parece proyectar un comportamiento estable en
ambas condiciones. Por lo tanto, se considera que este amplificador puede ser utilizado
en el circuito Replica Bias.
Un comentario adicional, con respecto al OTA de la Figura 4.4, es que se en su
dimensionamiento se utilizaron dimensiones grandes con el objetivo de evitar que
las variaciones de proceso afecten el comportamiento del amplificador en la región
de inversión débil (se obliga a los transistores a operar en esta región al utilizar
una corriente de referencia baja). Por otra parte, la relación de tamaños entre los
transistores se realizó con el fin de distribuir la corriente de referencia de manera
adecuada. Esta razón de tamaños (mostrada en la Figura 4.4) se fundamenta en el
hecho de que se desea pasar más corriente al par diferencial, por medio del transistor
M2 , que a las otras ramas de polarización y de esa forma tener una gmdp alta. Sin
embargo, la cantidad de corriente que debe de pasar a través de las otras ramas debe
de ser un poco mayor que la mitad de la corriente suministrada al par diferencial con
el fin de garantizar la correcta operación del amplificador. En caso de ser la mitad

de la corriente de referencia, puede ocurrir que alguno de los transistores del par
diferencial se lleve esta mitad de la corriente Iss (proporcionada por el transistor
PMOS M7 o M8 ), dejando sin corriente a la rama conectada al espejo de corriente
FVFCS. Al ocurrir esto, el espejo de corriente deja de operar adecuadamente y el
amplificador entrará en un estado de bloqueo momentáneo hasta que el transistor en
el par diferencial libere un poco de corriente [14]. Por lo tanto, se fijo la siguiente
relación de dimensionamiento; M1 a M2 es 6:6 y de M1 a M3 es 6:4. Los transistores
PMOS que sirven como fuentes de corriente (M6 , M7 , M8 , M11 y M12 ) se escalaron con
respecto a M3 y de esa forma se suministra una corriente similar a la que se tiene en ese
transistor a las demás ramas; se asumió que la relación entre el parámetro uCox de los
transistores NMOS y PMOS de este proceso es 2:1, con el fin de simplificar el diseño
del layout. Por otra parte, M9 , M10 , M13 , M14 y M15 se escalaron para permitir el paso
de las corrientes de polarización con un voltaje VDS reducido, en base al escalamiento
planteado para los transistores PMOS que se utilizan como fuentes de corriente. Un
punto a destacar es que las compuertas de los transistores M9 y M10 se enlazaron
al nivel de voltaje más negativo del circuito, mientras que la compuerta de M13 se
unió al nivel de voltaje más positivo del circuito, ésto con el objetivo de reducir el
voltaje Vds de estos transistores.
4.4.2. Interacción
Ya con los dos elementos del circuito Replica Bias definidos, éste puede ser aco-
plado a algún circuito lógico SCL/CML. En la Figura 4.8 el circuito Replica Bias
interactúa con un circuito NOT/Buffer. Debido a la configuración de retroalimen-
tación que existe entre el Opamp y la muestra de corriente, y al hecho de que la
muestra de corriente es un medio circuito del NOT/Buffer, los dispositivos de carga
PMOS del circuito lógico son forzados a tener una excursión de voltaje de V DD a
V DD − Vref OS . Ésto a través del voltaje VBL en sus compuertas.
Sin embargo, lo anterior solo es posible si el lazo de retroalimentación que existe
entre el Opamp y la muestra de corriente es estable. Para entender ésto hay que
observar al circuito Replica Bias con cuidado, de esa forma se podrá ver que éste
se asemeja a un amplificador operacional de dos etapas en configuración seguidor de
voltaje. Por lo tanto, para estabilizarlo, el polo asociado a su nodo intermedio (es
decir, el nodo BL) debe ser el polo dominante del amplificador de dos etapas. Una

VDD VDD VDD

Vref_OS
− M1 M4 M5
V_BL
+ Load_Comp W=4.8u W=4.8u W=4.8u
L =.9u
OUT_ref OUT1 L =.9u L =.9u OUT2
50fF 50fF
VDD VDD M2 CL1 M6 M7 CL2
Vin+ Vin-
Itail_ref W=5.4u W=5.4u W=5.4u
L =.9u L =.9u L =.9u
50 nA
M3 M3 M8
Vref_Itail
W=7.2u W=7.2u W=7.2u
L =1.2u L =1.2u L =1.2u
Figura 4.8: Circuito Replica Bias interactuando con el un el circuito lógico NOT/Buffer SCL/CML.
forma de lograr lo anterior es aumentar la carga capacitiva en el nodo BL. Si el circuito

Replica Bias es utilizado para polarizar los dispositivos de carga de muchos circuitos
lógicos SCL/CML, el mismo aporte capacitivo de las interconexiones utilizadas en
la distribución del voltaje VBL a todos los dispositivos PMOS, serı́a suficiente para
compensar al circuito Replica Bias [7]. Otra posible forma de aumentar la carga
capacitiva del nodo BL serı́a por medio de la multiplicación de un capacitor Miller
con la muestra de corriente. Sin embargo, debido a que la muestra de corriente maneja
magnitudes de corriente muy bajas (debido a que opera en la región de inversión
débil), la transconductancia de su transistor PMOS es muy baja. En consecuencia, la
ganancia de la muestra de corriente (o desde un punto de vista diferente, la segunda
etapa) es muy baja; por lo que en este caso no resulta viable el uso de la multiplicación
Miller.
VDD
M1c
V_BL
4pF
Cc W=360u
L =1.8u
M2c
W=180u
L =1.8u
Figura 4.9: Carga de compensación propuesta.
Si el circuito Replica Bias va a ser utilizado para polarizar a los dispositivos de

carga PMOS de muchos circuitos lógicos SCL/CML, lograr su estabilidad no suele ser
un problema. El problema se presenta cuando el circuito Replica Bias maneja a los
dispositivos de carga de pocos circuitos lógicos, ya que resulta poco práctico integrar
un capacitor para compensar al circuito Replica Bias de tan pocos circuitos lógicos,
debido al área que ocuparı́a este elemento. Para este caso, se propone como alternativa
el utilizar al circuito mostrado en la Figura 4.9, como carga de compensación. Este
circuito tiene una impedancia de entrada (en otras palabras, impedancia vista desde
el nodo BL) que cuenta con un polo en el origen, un polo negativo y un cero negativo.
Esta impedancia es definida en la ecuación 4.4.4, en la cual:
C1 = CGBp + CGSp
C2 = Cc + CGDp
Co = CDBp + CDBn + CGSn + CGBn
1
Ro = ||rop
gmn
a = C2 + Co
b = C1 C2 + Co C1 + Co C2
c = Ro C2 gmp + C1 + C2
sRo a + 1
RinLC = (4.4.4)
s[sRo b + c]
Si el circuito en la Figura 4.9 es conectado al nodo BL del circuito Replica Bias,
su impedancia estará en paralelo a la impedancia de salida del Opamp. Por lo tanto,
éste circuito modificará la impedancia de salida de la primera etapa del circuito
Replica Bias; la ecuación 4.4.5 describe a esta impedancia modificada, al asumir
que la impedancia de salida del Opamp se compone solo de un resistor ROpamp y un
capacitor COpamp , ambos conectados en paralelo.
sRo ROpamp a + ROpamp

RoOpamp mod =
s2 (C Opamp ROpamp a + Ro ROpamp b) + s(Ro a + COpamp ROpamp + ROpamp c) + 1
(4.4.5)
Debido a que la interacción entre la impedancia de salida del Opamp y la impe-
dancia de entrada del circuito en la Figura 4.9, la función de transferencia del circuito
Replica Bias es modificada. De este modo se logra estabilizar al circuito Replica Bias,
cuando éste opera en la región de inversión débil. Por lo tanto, se decidió utilizar al

circuito en la Figura 4.9 como carga de compensación.
4.4.3. Pruebas básicas

Para evaluar el correcto funcionamiento del circuito mostrado en la Figura 4.8, éste
fue sometido a una prueba de respuesta al impulso, utilizando al circuito en la Figura
4.9 como carga de compensación. En esta prueba la magnitud de voltaje Vref OS
cambia de 0V a 0· 8V , mientras que el circuito NOT/Buffer SCL/CML recibe un
voltaje de entrada diferencial que oscila entre 0· 2V y −0· 2V a 100kHZ. En esta prueba
se manejaron las siguientes magnitudes de polarización: V DD = 1V , IT ail ref =
50nA e IOpamp ref = 1µA. Los resultados obtenidos se muestran en la Figura 4.10
y en ella se presentan dos gráficas. La primera muestra las señales de entrada y de
salida diferencial del circuito lógico NOT/Buffer, mientras que la segunda muestra
las magnitudes de voltaje Vref OS , VOut ref y VBL .
Figura 4.10: Respuesta transitoria del circuito Replica Bias y el circuito lógico NOT/Buffer SCL/CML.
En la primera gráfica se puede apreciar que el circuito lógico no es capaz de

generar en su puerto de salida diferencial una señal con niveles de voltaje similares
a los que recibe en su puerto de entrada diferencial cuando Vref OS = 0V . Una vez
que Vref OS = 0· 8V , el voltaje VOutdif not comienza a incrementar su magnitud, en un

principio de manera errática, pero, después de un tiempo, la excursión de voltaje de

VOutdif not es similar a la de VIndif mot . También se puede observar que después del
periodo de estabilización, el circuito lógico realiza de manera adecuada la evaluación
de la función NOT, a una frecuencia de 100kHz, con Vswdif = 0· 4V .
El por qué ocurre lo anterior, puede deducirse al observar la segunda gráfica de
la Figura 4.10. En ella se puede ver que el circuito Replica Bias opera como seguidor
de voltaje, ya que VOut ref sigue a Vref OS , después de que el último realiza un cambio
del tipo escalón. En consecuencia, el nivel de voltaje VBL cambia con el objetivo de
forzar al dispositivo M1 a tener un voltaje de fuente a drenaje de V DD − Vref OS ,
y de ese modo, VOut ref se iguale a Vref OS . Ya que todos los dispositivos de carga
PMOS del circuito mostrado en la Figura 4.8 son controlados por VBL , todos tendrán
la misma caı́da de tensión cuando a través de ellos circule una corriente de magnitud
equivalente a IT ail ref ; por lo que en el caso de esta prueba, Vsw = 0· 2V .
Figura 4.11: Respuesta transitoria del circuito Replica Bias y el circuito lógico NOT/Buffer SCL/CML;
ampliada de las señales de entrada y salida.
Vale la pena mencionar que en la Figura 4.10, VBL = 0· 2166V , por lo que el voltaje
de compuerta a fuente de los dispositivos PMOS es de −0· 7834V . Esta magnitud de
VGS es muy similar a la registrada en la Figura 4.3 para el caso en el que a través
de los dispositivos de carga PMOS circula una corriente de 50nA; ésto ocurre cuando
el voltaje de fuente a drenaje de los dispositivos de carga es de 0· 2V y su voltaje

de compuerta a fuente es de −0· 78623V , es decir, VG = 0· 21377V . La diferencia que

hay entre los voltajes de compuerta se debe al hecho de que el espejo de corriente
utilizado para distribuir a IT ail ref no es preciso y por lo tanto, la corriente de cola de
los circuitos lógicos y la muestra de corriente no es exactamente igual a IT ail ref (en
este caso, 50nA), y el circuito Replica Bias genera un magnitud de voltaje VG para
los dispositivos de carga diferente a la mostrada en la Figura 4.3. Sin embargo, la
diferencia entre las corrientes de cola de los circuitos lógicos e IT ail ref es muy poca,
siendo éste el inconveniente de utilizar espejos de corriente simples en los circuitos
SCL/CML, mientras que su principal ventaja es que no requieren de un nivel de
voltaje alto para funcionar.
Por otra parte, en la Figura 4.11 se muestra una vista ampliada de las señales de
entrada y salida del circuito lógico evaluado, desde un punto de vista diferencial y
de señal sencilla. Se puede observar que en ambos casos, los tiempos de subida y de
bajada de la señal a la salida del circuito lógico son muy similares a los de la señal
que estimula a dicho circuito.
Figura 4.12: Respuestas transitorias del circuito Replica Bias ante diferentes magnitudes de corriente
IT ail .
Debido a que el circuito mostrado en la Figura 4.8 puede operar con magnitudes
de corriente IT ail ref menores a 50nA, también se evaluó la respuesta de este circuito
ante un estimulo del tipo escalón, pero con diferentes magnitudes de corriente IT ail ref .

4.5 Circuitos lógicos propuestos 125
La Figura 4.12 muestra las respuestas del circuito cuando la magnitud de corriente
IT ail ref varı́a de 1nA a 50nA. Se puede observar que el circuito logra funcionar como
seguidor de voltaje, después de que ocurre el estı́mulo del tipo escalón. Sin embargo,
el desnivel que hay entre las señales Vref OS y VOut ref , es diferente en cada caso.
También se observa que en todos los casos el nivel de voltaje VOut ref se estabiliza
después de un periodo de tiempo. Se debe tomar en cuenta que, aunque el capı́tulo
se enfoca al uso de los circuitos lógicos SCL/CML con corrientes de cola de 50nA,
éstos también son capaces de operar con corrientes de cola un poco menores a 1nA.
Sin embargo, la frecuencia de operación de los circuitos lógicos con tan baja corriente
de polarización es mucho menor a 100kHz.
En conclusión, se considera que el circuito Replica Bias mostrado en la Figura 4.8,
en conjunto con la carga de compensación de la Figura 4.9, puede ser utilizado para
polarizar las cargas activas de los circuitos lógicos SCL/CML que son presentados en
este trabajo.
4.5. Circuitos lógicos propuestos

A continuación se presentan los 4 circuitos lógicos básicos propuestos, incluyendo
las dimensiones de sus transistores. También se demuestra su funcionamiento, con las
siguientes condiciones de operación:
V DD = 1V
Vsw = 0· 2V
CL = 50f F
f eq = 100kHZ
4.5.1. NOT/Buffer
El diagrama esquemático del circuito lógico básico del estilo SCL/CML, que ha
sido definido, se muestra en la Figura 4.13; éste es el mismo que se utilizó dentro del
circuito mostrado en la Figura 4.8. La Figura 4.13 también indica las dimensiones de
los transistores del circuito.
El funcionamiento de este circuito como inversor lógico ha sido demostrado en
los resultados de simulación mostrados en las Figuras 4.10 y 4.11. La Figura 4.14

VDD VDD
M3V_BLM4
W=4.8u W=4.8u
OUT1 L =.9u L =.9u OUT2
M1 M2
Vin+ Vin-
W=5.4u W=5.4u
L =.9u L =.9u
MIt
Vref_Itail
W=7.2u
L =1.2u
Figura 4.13: Circuito lógico NOT/Buffer SCL/CML propuesto.
Figura 4.14: Respuesta transitoria del circuito lógico NOT/Buffer SCL/CML propuesto, cuando es
utilizado como Buffer lógico.
muestra los resultados obtenidos en simulación cuando el circuito NOT/Buffer es

utilizado como Buffer lógico. Se puede observar entonces que la señal diferencial a la
salida del circuito lógico cuenta con una frecuencia de 100kHz y que la respuesta del
circuito lógico tiene un retardo de aproximadamente 265ns con respecto a la señal
estı́mulo. También se puede observar que la diferencia que hay entre los tiempos de
subida y bajada, de las señales de entrada y salida es de aproximadamente 14ns. Esta
diferencia se atribuye al hecho de que la magnitud de la corriente IT ail del circuito

lógico no es exactamente 50nA, ya que se utiliza un espejo de corriente simple para

energizar al transistor de cola del circuito.
4.5.2. AND/OR
Para realizar las funciones lógicas AND, NAND, OR y NOR, solo se necesita
una estructura SCL/CML. Para el caso de las funciones AND y NAND, la Figura
4.15 muestra el diagrama esquemático del circuito lógico, el dimensionamiento de sus
transistores y la forma en que las señales diferenciales de entrada deben ingresar al
circuito. Como se mencionó en el capı́tulo 2, para obtener el resultado de la evaluación
de la función lógica AND, VOutdif = VOut2 − VOut1 ; para la función NAND, VOutdif =
VOut1 − VOut2 .
VDD VDD
M5 V_BL
M6
W=4.8u W=4.8u
L =.9u L =.9u
Out1 Out2
M3 M4
B+ B-
W=5.4u W=5.4u
L =.9u L =.9u
M1 M2
A+ A-
W=5.4u W=5.4u
L =.9u L =.9u
MIt
Vref_Itail
W=7.2u
L =1.2u
Figura 4.15: Circuito lógico AND/NAND SCL/CML propuesto.
En la Figura 4.16 se muestran los resultados obtenidos de una simulación transi-

toria, en la cual se estimula al circuito de la Figura 4.15 con dos señales diferenciales
de distinta frecuencia, una a 100kHZ (señal naranja, VA dif ) y otra a 50kHz (señal
verde, VB dif ). En dicha figura también se muestra la respuesta del circuito lógico
(señal azul, VOutdif ). Se puede observar que la señal en el puerto diferencial de salida
del circuito lógico, toma un valor lógico alto (es decir, VOut dif = 0· 2V ) solo cuando
ambas señales diferenciales de entrada tienen un valor lógico alto, realizando de esta
forma la evaluación de la función lógica AND.

Otro caracterı́stica que se puede observar en la respuesta del circuito lógico, es que
el nivel lógico alto no tiene una magnitud de 0· 2V , si no una ligeramente menor. Esto
se debe al hecho de que la magnitud de la corriente IT ail del circuito lógico AND es
ligeramente diferente a la magnitud de corriente de cola de la muestra de corriente, ya
que el voltaje VDS de sus transistores de cola es diferente. Por lo tanto, la magnitud
de los voltajes VSD de sus dispositivos de carga es diferente. Este comportamiento
también se aprecia en los demás circuito lógicos, y la única forma de evitarlo serı́a
utilizar un circuito Replica Bias diseñado especı́ficamente para cada función lógica, en
el cuál se use como muestra de corriente el medio circuito SCL/CML de cada función,
lo cual resultarı́a inviable.
Figura 4.16: Respuesta transitoria del circuito lógico AND/NAND SCL/CML propuesto.
Por otra parte, la Figura 4.17 muestra el diagrama esquemático propuesto para
la realización de la función lógica OR. En comparación con la función lógica AND,
la forma en que las señales diferenciales de entrada ingresan a la estructura para la
evaluación de la función OR es contrarı́a, como lo es también la forma en que la
respuesta de la estructura debe ser tomada, ya que para el caso de la función OR,
VOut dif = VOut1 − VOut2 , mientras que para la función NOR, VOut dif = VOut2 − VOut1 .
La Figura 4.18 muestra los resultados obtenidos de la simulación transitoria del
circuito mostrado en la Figura 4.17, cuando a éste se le estimula con dos señales

VDD VDD
M5 V_BL
M6
W=4.8u W=4.8u
L =.9u L =.9u
Out1 Out2
M3 M4
B- B+
W=5.4u W=5.4u
L =.9u L =.9u
M1 M2
A- A+
W=5.4u W=5.4u
L =.9u L =.9u
MIt
Vref_Itail
W=7.2u
L =1.2u
Figura 4.17: Circuito lógico OR/NOR SCL/CML propuesto.
diferenciales de distinta frecuencia, una a 100kHz (señal naranja, VA dif ) y otra a

50kHz (señal verde, VB dif ). En esta figura se puede observar que la respuesta del
circuito (señal azul, VOutdif ) solo toma un valor lógico alto cuando alguna de las
señales de entrada, tiene dicho valor lógico, evaluando de esa forma la función lógica
OR.
Figura 4.18: Respuesta transitoria del circuito lógico OR/NOR SCL/CML propuesto.

4.5.3. MUX/XOR
Para realizar un multiplexor lógico y evaluar las funciones lógicas XOR y XNOR,
se puede utilizar una misma estructura SCL/CML. En este trabajo se propone la
estructura mostrada en la Figura 4.19, para el caso del multiplexor lógico. En esta
figura se indican los dimensionamientos de los transistores y la forma en que las señales
diferenciales deben ingresar al circuito; para esta función lógica, VOut = VOut2 − VOut1 .
VDD VDD
M7 V_BL M8
W=4.8u W=4.8u
L =.9u L =.9u Out2
Out1
M3 M4 M5 M6
A+ A- B+ B-
W=5.4u W=5.4u W=5.4u W=5.4u
L =.9u L =.9u L =.9u L =.9u
M1 M2
SEL+ SEL-
W=5.4u W=5.4u
L =.9u L =.9u
MIt
Vref_Itail
W=7.2u
L =1.2u
Figura 4.19: Circuito lógico MUX SCL/CML propuesto.
Por otra parte, en la Figura 4.20 se pueden observar los resultados obtenidos a
partir de la simulación transitoria del circuito mostrado en la Figura 4.19, cuando a
este se le estimula con tres señales; una a 100kHZ (señal naranja, VA dif ), otra a 50kHz
(señal verde, VB dif ) y una más a 25kHz (señal roja, VSel dif ). Se puede observar que
la respuesta del circuito lógico (señal azul, VOutdif ) sigue a las señales VA dif y VB dif ,
de acuerdo al nivel lógico de la señal VSel dif . Es decir, cuando VSel dif toma el valor
de cero lógico, el puerto de salida diferencial seguirá a la señal VB dif . En contraste,
cuando VSel dif toma el valor lógico de uno, el puerto diferencial de salida sigue a
la señal VA dif . Como se puede apreciar, los resultados mostrados en la Figura 4.20
demuestran que el circuito en la Figura 4.19 opera como multiplexor lógico SCL/CML.
Para realizar la función lógica XOR, se utiliza la misma estructura SCL/CML,
como es indicado por la Figura 4.21; en ella se indica la manera en que las señales
diferenciales deben de ser ingresadas al circuito lógico. En el caso de la función lógica
XOR, VOutdif = VOut1 − VOut2 .

Figura 4.20: Respuesta transitoria del circuito lógico MUX SCL/CML propuesto.
VDD VDD
M7 V_BL M8
W=4.8u W=4.8u
L =.9u L =.9u Out2
Out1
M3 M4 M5 M6
A+ A- A+
W=5.4u W=5.4u W=5.4u W=5.4u
L =.9u L =.9u L =.9u L =.9u
M1 M2
B+ B-
W=5.4u W=5.4u
L =.9u L =.9u
MIt
Vref_Itail
W=7.2u
L =1.2u
Figura 4.21: Circuito lógico XOR/XNOR SCL/CML propuesto.
Al circuito en la Figura 4.21 se le sometió a una simulación transitoria, con el fin

de comprobar que este realiza correctamente la evaluación de la función lógica XOR.
En esta simulación, el circuito fue estimulado con dos señales, una a 100kHZ (señal
naranja, VA dif ) y otra a 50kHz (señal verde, VB dif ). De modo que en la Figura 4.22
se muestran los resultados obtenidos de esta simulación. En dicha figura se puede

observar que la respuesta del circuito (señal azul, VOutdif ) solo toma un valor lógico
bajo cuando al valor lógico de las señales que estimulan al circuito son iguales. Caso
contrarı́o, cuando los valores lógicos de las señales de entrada son diferentes, VOutdif
toma un valor lógico alto. Este comportamiento es el esperado por parte de un circuito
lógico que evalúa a la función XOR. Un detalle que se puede observar en la Figura
4.22, es que dentro del periodo de tiempo que va de 246µs a 262µs, la señal de salida
del circuito XOR SCL/CML intenta tomar un valor lógico alto. Sin embargo, esta
señal no logra alcanzar el valor de 1 lógico, el cual corresponde a la combinación de
entrada que ocurre en ese instante, A = 1 y B = 0. Lo anterior se debe al hecho de
que los datos de entrada son diferentes durante un instante de tiempo muy corto, el
cuál corresponde a una frecuencia mayor a 100kHz. Por lo tanto, la frecuencia del
estı́mulo sobrepasa a la frecuencia de operación para la cuál el circuito lógico XOR
fue diseñado. Sin embargo, mientras los estı́mulos que se tenga éste circuito sean de
una frecuencia de 100kHz, no deberı́an de producirse errores lógicos.
Figura 4.22: Respuesta transitoria del circuito lógico XOR/XNOR SCL/CML propuesto.

4.5.4. Flip Flop D

Para la realización del elemento secuencial Flip Flop D, con opción de reset, se
puede utilizar el circuito mostrado en la Figura 4.23.
VDD VDD
M7m V_BL
M8m
W=4.8u W=4.8u
L =.9u L =.9u Q2
Q1
M3m M4m M5m M6m
DAT- DAT+ Q2 Q1
W=5.4u W=5.4u W=5.4u W=5.4u
L =.9u L =.9u L =.9u L =.9u
M1m M2m
CLK+ CLK-
W=5.4u W=5.4u
L =.9u L =.9u
MRm- MRm+
RES- RES+
W=5.4u W=5.4u
L =.9u L =.9u
MItm
Vref_Itail
W=7.2u
L =1.2u
VDD VDD
M7s V_BL
M8s
W=4.8u W=4.8u
L =.9u L =.9u Out2
Out1
M3s M4s M5s M6s
Q2 Q1 Out2 Out1
W=5.4u W=5.4u W=5.4u W=5.4u
L =.9u L =.9u L =.9u L =.9u
M1s M2s
CLK- CLK+
W=5.4u W=5.4u
L =.9u L =.9u
MRs- MRs+
RES- RES+
W=5.4u W=5.4u
L =.9u L =.9u
MIts
Vref_Itail
W=7.2u
L =1.2u
Figura 4.23: Circuito lógico Flip Flop D con reset SCL/CML propuesto.
Para este fin, se utilizan dos latch D en configuración maestro-esclavo, interconec-

tados a través de los nodos Q1 y Q2 . En la Figura 4.23 se indican los tamaños de los
transistores que conforman al elemento secuencial Flip Flop D propuesto, ası́ como

la forma en que las señales diferenciales RES, CLK y DAT deben de ingresar al
circuito.
Para verificar que el circuito mostrado en la Figura 4.23 funciona adecuadamente
como Flip Flop D con reset, éste fue sometido a una simulación transitoria. En esta
simulación, el circuito fue estimulado con tres señales diferenciales; una a 100kHZ
(señal naranja, VClk dif ), otra a 25kHz (señal verde, VDat dif ) y una más a 6.25kHz
(señal roja, VRes dif ). En la Figura 4.24 se muestran los resultados obtenidos de dicha
simulación. Se puede apreciar en dichas mediciones que cuando la señal diferencial
VRes dif toma un valor lógico bajo, la señal a la salida del circuito, VOut dif , es forzada
a tener también un valor lógico bajo. Ésto indica que función de reset del Flip Flop
D opera con lógica negada. En contraste, cuando VRes dif toma un valor lógico alto,
el valor lógico de VOut dif dependerá entonces del dato que el circuito logre capturar.
Es decir, la señal VOut dif tomará el valor con el que VDat dif cuente, cuando la señal
VClk dif realice una transición de alto a bajo y mantendrá ese valor lógico hasta que
la señal VClk dif vuelva a realizar esa transición. Entonces, el circuito mostrado en al
Figura 4.23 realiza las funciones de un Flip Flop D con reset.
Figura 4.24: Respuesta transitoria del circuito lógico Flip Flop D con reset SCL/CML propuesto.

4.6 Ensamble del circuito integrado de prueba 135
4.6. Ensamble del circuito integrado de prueba

Ya que las simulaciones reportadas en la sección anterior demuestran que los cuatro
circuitos lógicos SCL/CML propuestos funcionan adecuadamente, se decidió realizar-
los de manera fı́sica dentro de un circuito integrado, a fin de comprobar fı́sicamente
que éstos funcionan de manera correcta. También se busca caracterizar su consumo
energético real por medio del uso de instrumentos capaces de medir corrientes del or-
den de pico Amperes. Otra cosa que se desea definir es la máxima frecuencia que los
circuitos lógicos SCL/CML pueden llegar a alcanzar, con una magnitud de corriente
IT ail dada.
Para la fabricación del circuito integrado, se tuvo acceso al proceso de fabricación
On Semi C5/MOSIS 500nm. El área del circuito integrado fue compartida con otros
tres proyectos distintos, por lo que no fue posible utilizar un pad del circuito integrado
para caracterizar cada nodo de salida de los circuitos lógicos propuestos.
Figura 4.25: Topologı́a utilizada para la caracterización de los circuitos lógicos SCL/CML propuestos.
Con el objetivo de poder medir el voltaje en los nodos de salida de cada circuito
lógico SCL/CML, se propone utilizar el esquema de caracterización mostrado en la
Figura 4.25. Cada uno de los nodos de salida de los circuitos lógicos es conectado
al puerto de entrada de un buffer analógico, el cual tiene como objetivo aumentar
la capacidad de corriente de la señal antes de que ésta ingrese al multiplexor. Este
multiplexor es del tipo 4 a 1, y con éste bloque se elige al circuito lógico que será ca-
paz de sacar del chip las señales de voltaje que halla en sus nodos Out1 y Out2,
mediante una palabra digital de dos bits asignada de forma externa. Ya que la misma

palabra de selección es asignada a ambos multiplexores, las señales de voltaje en los

nodos Out1 y Out2 de un mismo circuito lógico son transferidas a los puertos de
salida respectivos. El puerto de salida de cada multiplexor analógicos es conectado
a un buffer que permite manejar una capacitancia de carga a la salida del chip de
aproximadamente 30pF, debida a los capacitores parásitos del pad y a la punta de
prueba del osciloscopio.
VDD VDD VDD
Mref1 M1 M2
W=9.6u W=9.6u W=19.2u

L =.6u L =.6u L =.6u
VDD
M5 M6
Iref1 Iref2 In Out
10 uA 5 uA W=9.6u W=9.6u Cc
L =.6u L =.6u .2pF
Mref2 M3 M4
W=4.8u W=4.8u W=9.6u

L =.6u L =.6u L =.6u
Figura 4.26: Diagrama del buffer analógico B1.
Para realizar el primer buffer analógico (B1, en la Figura 4.25), se utilizó el circuito
mostrado en la Figura 4.26 [29], en cual los transistores del par diferencial de entrada
son del tipo PMOS. Esta elección se basa en el hecho de que con un par diferencial del
tipo PMOS, el buffer es capaz de transferir desde su entrada hacia su salida, señales de
voltaje que cuenten con excursiones de 0V a 1· 6V . En contraste, con un par diferencial
del tipo NMOS, las excursiones de voltaje serı́an de 0· 6V a 3V . La elección del par
diferencial PMOS toma sentido al considerar el hecho de que los niveles de voltaje en
los puertos de salida de los circuitos lógicos propuestos pueden oscilar entre 1· 5V y
0· 8V ; es decir, como las señales de voltaje en las salidas de los circuitos lógico serán de
un voltaje reducido, el uso de un par diferencial PMOS es conveniente. Vale la pena
mencionar que la magnitud del voltaje V DD, del circuito mostrado en la Figura 4.26,
es de 3V y está magnitud es diferente al voltaje de polarización de los circuitos lógicos
propuestos.
Por otra parte, en la Figura 4.27 se muestra el circuito utilizado para la realiza-
ción del multiplexor analógico 4 a 1, el cuál esta compuesto de ocho compuertas de
transmisión y dos inversores lógicos CMOS estáticos. En dicho circuito, el valor lógico
en los nodos de selección (S0 y S1), determinará cuál de los cuatro nodos de entrada

S1 S0
M1D M3D
W=22.5u W=7.5u
L =.6u L =.6u
D
VDD VDD
M2D M4D
W=45u W=15u
L =.6u L =.6u
S1 S0
S1 S0
VDD M1C M3C
M1s W=22.5u W=7.5u
L =.6u L =.6u
W=3u
L =.6u C
VDD VDD
S1 S1 M2C M4C
M2s W=45u W=15u
L =.6u L =.6u
W=1.8u
L =.6u
S1 S0
VDD Mux_Out
M3s S1 S0
M1B M3B
W=3u W=22.5u W=7.5u
L =.6u L =.6u L =.6u
S2 S0
M4s B
VDD VDD
W=1.8u M2B M4B
L =.6u W=45u W=15u
L =.6u L =.6u
S1 S0
S1 S0
M1A M3A
W=22.5u W=7.5u
L =.6u L =.6u
A
VDD VDD
M2A M4A
W=45u W=15u
L =.6u L =.6u
S1 S0
Figura 4.27: Diagrama del multiplexor analógico 4 a 1.
(A, B, C, y D) tendrá habilitado un camino de baja impedancia que lo enlace al nodo

de salida del multiplexor (M ux Out). Hay que mencionar que la función de los inver-
sores lógicos CMOS estáticos es proporcionar una señal lógica complementaria a S0 y
a S1 (S0 y S1), las cuales también son utilizadas por las compuertas de transmisión
del multiplexor, de manera que el multiplexor no necesite de más estı́mulos externos.
Debido a que el valor de la palabra digital, conformada por los nodos S0 y S1, no

cambiará a gran velocidad, se asume que los circuitos CMOS estáticos no producirán
un ruido de conmutación que afecte el funcionamiento de los demás circuitos dentro
del chip. La tabla 4.3 describe la forma en que el multiplexor analógico 4 a 1, mostrado
en la Figura 4.19, funciona.
S1 S0 Out
0 0 A
0 1 B
1 0 C
1 1 D
Tabla 4.3: Tabla de verdad del multiplexor analógico 4 a 1.
Otro detalle que vale la pena mencionar es que las compuertas de transmisión
utilizadas en el multiplexor, fueron escaladas en un factor de 3 a 1. Lo anterior con
el objetivo de reducir en cierta medida el retardo que pueden sufrir las señales al
pasar de los nodos de entrada al de salida [11]. Este factor de escalamiento y el
dimensionamiento de los transistores utilizados en las compuertas de transmisión, se
determinaron a partir de simulaciones transitorias en las que se realizaron barridos de
las dimensiones de los transistores y mediciones del retardo, de un camino compuesto
por dos compuertas de transmisión.
VDD VDD VDD

Mref1 M1 M2
W=38.4u W=38.4u W=76.8u

L =.6u L =.6u L =.6u
VDD
M5 M6
Iref1 Iref2 In Out
40 uA 20 uA W=19.2u W=19.2u Cc
L =.6u L =.6u .8pF
Mref2 M3 M4
W=19.2u W=19.2u W=38.4u

L =.6u L =.6u L =.6u
Figura 4.28: Diagrama del buffer analógico OutBuf .
Con respecto al buffer analógico de salida (Out Buf, en al Figura 4.25), la Figura
4.28 muestra su diagrama esquemático. Se puede apreciar que los buffers de voltaje

utilizados comparten la misma topologı́a, donde la única diferencia entre ellos es la

razón de escalamiento que tienen sus componentes.
Ya con los elementos de caracterización definidos, se procedió a realizar el diseño,
a nivel layout, del circuito integrado utilizado para la caracterización de los circuitos
lógicos SCL/CML de bajo consumo energético; se utilizaron diversas técnicas de di-
seño de layouts [30] [31]. De tal forma que se generó el layout mostrado en al Figura
4.29. En dicha figura se puede observar que el bloque de caracterización mostrado en
la Figura 4.25 es representado en la parte inferior del layout, mientras que en la parte
superior se anexó al circuito Replica Bias. También fueron anexados un conjunto de
espejos de corriente los cuales son utilizados para energizar a los buffers de voltaje y
a los circuitos lógicos.
Figura 4.29: Layout del circuito integrado diseñado para la caracterización de los circuito lógicos
SCL/CML propuestos.
El circuito de caracterización forma parte de un chip en el cuál se agrupan varios

proyectos. Por lo tanto, el layout mostrado en la Figura 4.29 fue incorporado al chip,
como es mostrado en la Figura 4.30. Dicha figura muestra el diseño layout final del
chip que fue enviado a fabricación.
Para verificar que el diseño mostrado en la Figura 4.30 funciona adecuadamente, se
realizaron simulaciones transitorias al circuito equivalente del layout, el cual se obtuvo
a partir de la extracción del mismo, por medio del software de diseño utilizado. Una de

estas simulaciones consistió en estimular a los circuitos lógicos con pulsos de voltaje de
distinta frecuencia, al mismo tiempo que la palabra lógica de selección del multiplexor
analógico es modificada. De modo que se obtuvieron los resultados mostrados en la
Figura 4.31.
Figura 4.30: Layout del chip multiproyecto enviado a fabricación.
En ésta figura se puede apreciar que la palabra de selección (señales rojas en la

Figura 4.31) cambia de 11 a 10, lo que significa que las señales de voltaje en los nodos
de salida de los circuitos lógicos NOT/Buffer y AND/OR, son transferidas hacia los
pads de salida del chip, de forma intercalada. También se puede apreciar que el dato
diferencial a la salida del circuito de caracterización, en los pads del chip, es evaluado
como VOut2 − VOut1 (señal azul en la Figura 4.31). En las mediciones mostradas en la
Figura 4.31, el primer circuito lógico que es capaz de transferir sus voltaje de salida
es el circuito NOT/Buffer, el cual, solo recibe como señal de entrada a VA dif (señal
verde en la Figura 4.31). Se puede apreciar entonces en la Figura 4.31 que, debido
a la forma en que es evaluada la salida diferencial del circuito de caracterización,
el circuito lógico NOT/Buffer es operado como buffer lógico. De modo que durante
el tiempo que la palabra lógica de selección es equivalente a 11, la señal VA dif es
transferida hacia la salida diferencial del circuito de caracterización.
Por otra parte, cuando la palabra de selección cambia a 10, el circuito lógico
AND/OR es el que tiene la capacidad de transferir los niveles de voltaje en sus nodos

Figura 4.31: Respuesta transitoria del circuito diseñado para la carcaterización de los circuitos lógicos.
de salida, hacia a fuera del chip. Debido a la forma en que las señales VA dif y VB dif
(señal morada en la Figura 4.31) ingresan a este circuito lógico, y a la forma en que
el dato diferencial es evaluado, el circuito AND/OR evalúa la función lógica AND. Se
puede apreciar entonces que cuando la palabra de selección es 10, el dato diferencial
de salida del circuito de caracterización (VOut2 − VOut1 ), solo toma un valor lógico alto
cuando ambas señales de estı́mulo (VA dif y VB dif ) tienen un valor lógico alto. Lo
anterior confirma que el circuito lógico AND/OR está transfiriendo adecuadamente
sus señales de salida hacia fuera del chip.
Es de este modo que las mediciones mostradas en la Figura 4.31 demuestran que
el layout generado corresponde al esquema de caracterización planteado en la Figura
4.25. Un detalle que se debe dejar en claro es que las mediciones mostradas en la
Figura solo proyectan el comportamiento de 2 de los 4 circuitos lógico integrados al
chip. Esto se debe al hecho de que para estimular a estos circuitos se está utilizando un
bus de 6 lı́neas, las cuales son compartidas por los 4 circuitos lógicos. En consecuencia,
no es posible generar un arreglo de estı́mulos que genere una respuesta coherente por
parte de todos los circuitos lógicos implementados, debido a la forma en que las
señales de entrada son ingresadas a los circuitos lógicos. Lo anterior no significa que
no se puedan utilizar adecuadamente los 4 circuitos lógicos, si no que simplemente las

señales dentro del bus de 6 lı́neas deben administrarse de manera distinta para cada
circuito lógico y el arreglo de señales para un circuito lógico puede no ser compatible
con los demás.
Otra prueba de caracterización que se realizó fue verificar la estabilidad del circuito
enviado a fabricación, ante variaciones de esquinas de proceso. Para ello se realizó la
medición de voltaje VOut ref del circuito Replica Bias. Dichas mediciones se muestran
en la Figura 4.32, cuando la corriente de referencia del Opamp es de 1uA. Se puede
observar que sólo una de las cinco esquinas de proceso presenta un comportamiento
inestable; la esquina de proceso que resultó ser inestable es la fast-fast.
Figura 4.32: Respuesta al impulso del circuito de caracterización con diferentes esquinas de proceso;
IOpamp ref = 1µA.
Una forma de mitigar este comportamiento indeseado es aumentar un poco la

magnitud de la corriente de referencia del Opamp, de 1uA a 1.5uA. De este modo,
se obtuvieron los resultados mostrados por las mediciones proyectadas en la Figura
4.33, las cuales indican que con esa nueva magnitud de polarización el circuito de
Replica Bias, utilizado dentro del circuito integrado de caracterización, es estable
ante variaciones de esquinas de proceso. Con base a las simulaciones realizadas, se
espera que el circuito integrado enviado a fabricación funcione adecuadamente.

4.7 Aplicaciones 143
Figura 4.33: Respuesta al impulso del circuito de caracterización con diferentes esquinas de proceso;
IOpamp ref = 1· 5µA.
4.7. Aplicaciones
Se ha mencionado en secciones anteriores que los circuitos lógicos SCL/CML pro-
puestos pueden ser utilizados para implementar el módulo digital integrado de un
IMED. Sin embargo, el uso de los circuitos lógicos propuestos no está limitado solo al
módulo digital de un IMED, también pueden utilizarse en otros subcircuitos que estén
contenidos dentro del dispositivo implantable. Un ejemplo es el caso de los converti-
dores analógico-digital. Se tomará entonces como referencia el convertidor analógico
digital de rampa mostrado en la Figura 4.34 [27]. Este convertidor es considerado
como uno de los más simples.
El convertidor que es mostrado en la Figura 4.34 se compone de un generador de
rampa, un controlador lógico, un comparador de voltaje, un contador de 8 bits, una
compuerta lógica AND y acopladores de señal del tipo simple-diferencial y diferencial-
simple. A grandes rasgos, el convertidor funciona de la siguiente modo. Al inicio del
ciclo de conversión, la señal de entrada analógica es muestreada, retenida y aplicada
a la terminal positiva del comparador de voltaje; se establece el valor de Vin ADC .
Después, el contador de bits y el generador de rampa son reiniciados por el controlador
lógico y se mantendrán en este estado hasta que se le indique al controlador que

Figura 4.34: Convertidor analógico-digital tipo rampa.
debe de iniciar el proceso de conversión. Cuando el controlador inicie la conversión,

sacará al contador del estado de reinicio y le permitirá realizar conteos, mientras
que al generador de rampa le indicará que genere la rampa de voltaje contra la que
el voltaje Vin ADC es comparado. Debido a que en un inicio, Vin ADC > VRamp Out , la
salida del comparador de voltaje se mantiene en alto. De modo que los pulsos de reloj,
suministrados tanto al controlador lógico y a la compuerta AND son transferidos al
contador de bits. Por lo tanto, mientras Vin ADC > VRamp Out , la palabra digital a la
salida del contador incrementará hasta que Vin ADC < VRamp Out . Es en este momento
en que el valor a la salida del comparador de voltaje cambia a un nivel bajo, forzando
a que la compuerta AND establezca un valor lógico bajo en su salida, deteniendo de
este modo el flujo de pulsos de reloj que ingresan al contador, deteniendo el conteo.
Debido a que el controlador lógico también está muestreando el valor de salida del
comparador de voltaje, cuando detecte que éste ha cambiado su nivel de alto a bajo,
determinará que el proceso de conversión ha terminado y generará una señal de fin
de conversión.
A grandes rasgos, esta es la forma en que el convertidor analógico-digital de ram-
pa funciona. Hay varios detalles que se deben de tomar en cuenta. Por ejemplo, el
tiempo que le tome a la rampa generada recorrer el rango de voltajes que se pueden
convertir, debe de coincidir con el tiempo que le tome al contador contar de 0 a 255.
También se debe de contar con un buen comparador. Sin embargo, en este momento
los bloques de interés son el contador y el controlador lógico. En las siguientes sec-
ciones se expondrá la manera en que éstos pueden ser realizados con el uso de los

circuitos lógicos SCL/CML propuestos.
4.7.1. Contador de 8 bits

Para realizar el contador de 8 bits se utilizan 8 circuitos secuenciales Flip Flop D
con reset en configuración cascada. En la Figura 4.35 se muestra la topologı́a de un
contador de rizo de 8 bits en la cuál se utiliza el Flip Flop D con reset mostrado en
la Figura 4.23.
O+_b0 O-_b0 O+_b1 O-_b1 O+_b2 O-_b2 O+_b3 O-_b3 O+_b4 O-_b4 O+_b5 O-_b5 O+_b6 O-_b6 O+_b7 O-_b7
Dat+ Dat+ Dat+ Dat+ Dat+ Dat+ Dat+ Dat+

Dat- Dat- Dat- Dat- Dat- Dat- Dat- Dat-
CLK-_in Clk- O- Clk- O- Clk- O- Clk- O- Clk- O- Clk- O- Clk- O- Clk- O-

CLK+_in Clk+ O+ Clk+ O+ Clk+ O+ Clk+ O+ Clk+ O+ Clk+ O+ Clk+ O+ Clk+ O+
Res+ Res- Res+ Res- Res+ Res- Res+ Res- Res+ Res- Res+ Res- Res+ Res- Res+ Res-
RES+_in
RES-_in
Figura 4.35: Topologı́a de un cantador de rizo de 8 bits compuesto de 8 Flip Flop D con reset SCL/CML.
Este contador opera del siguiente modo; se asume que en que todos los elementos
secuenciales que conforman al contador han sido reiniciados, por lo que al inicio del
conteo, el valor lógico a la salida de todos éstos se asume como 0 lógico. En un
principio se hace fluir una señal pulso diferencial a la terminal diferencial CLK del
primer Flip Flop D en la cadena, lo que hará que este elemento secuencial capture el
inverso del valor lógico en su terminal diferencial de salida, al recibir el primer flanco
de bajada de la serie de pulsos. Ya que al inicio del conteo, el valor lógico a la salida
del primer Flip Flop D es 0 lógico y éste es retroalimentado de forma complementaria
a la entrada del mismo elemento secuencial, la palabra binaria a la salida del contador
cambia de 00000000b a 00000001b. El primer Flip Flop D mantendrá el valor de 1
lógico en su salida hasta que vuelva a ocurrir otra transición de alto a bajo.
Al ocurrir la segunda transición, el Flip Flop vuelve a capturar el inverso del
valor lógico a su salida, cambiando a ésta de 1 lógico a 0 lógico, produciendo una
transición de alto a bajo en su terminal de salida. Debido a que la terminal de salida
del primer Flip Flop D ingresa al puerto diferencial CLK del segundo Flip Flop D, el
ultimo cambia el valor lógico en su puerto de salida, de 0 a 1. Por lo tanto, la palabra
binaria a la salida del contador cambia de 00000001b a 00000010b. Hasta este punto,
ha cambiando el valor a la salida del contador tres veces, de 0 a 1 y después a 2.
Debido a la configuración en cascada que tienen los elementos secuenciales mostrados
en la Figura 4.35, la transición de alto a bajo será propagada desde el primer Flip

Figura 4.36: Respuesta transitoria del contador de rizo de 8 bits SCL/CML.
Flop D hasta al ultimo, siempre y cuando el flujo de pulsos sea constante. De modo
que si ésto ocurre, el contador cambiará el valor binario a su salida de 00000000b a
11111111b, en incrementos de 00000001b. Cuando el valor a la salida del contador
sea 11111111b y el contador reciba un pulso más, este se desbordará y cambiará el
valor en su salida a 00000000b, por lo que el conteo vuelve a comenzar.
Para demostrar que un contador de rizo de 8 bits que utiliza al elemento secuencial
Flip Flop D propuesto puede funcionar de manera adecuada, se simuló de forma tran-
sitoria al circuito mostrado en la Figura 4.35; las condiciones de simulación utilizadas
fueron: V DD = 1V , IT ail = 50nA, f eqCLK = 100kHZ, CL = 50f F y Vsw = 0· 2V .
En la Figura 4.36 se muestran los resultados obtenidos de dicha simulación y en ella

se puede apreciar como es que después del estado de reinicio, el contador realiza un
conteo de 00000000b a 11111111b; es decir, de 0 a 255. Lo anterior demuestra que el
contador mostrado en la Figura 4.35 es funcional.
4.7.2. Controlador lógico

El controlador lógico utilizado en el convertidor analógico-digital de la Figura
4.34, puede ser implementado a través de una máquina de estado del tipo Moore.
Se prefiere el uso de una máquina de Moore sobre una máquina de Mealy, ya que la
última cambia el valor de sus salidas con respecto al estado actual de la máquina y
al valor de sus entradas; es decir, el cambio de sus salidas no está sincronizado con la
señal de reloj, lo que puede producir errores en el proceso de conversión. En contraste,
en una máquina de Moore el valor de las salidas depende solo del estado actual de la
máquina.
Figura 4.37: Diagrama de estados del controlador lógico del convertidor analógico-digital de rampa.
El diagrama de estados de la máquina que podrı́a ser utilizada como controlador

lógico del convertidor analógico-digital se muestra en al Figura 4.37. En esta figura se
puede apreciar que la máquina cuenta con 3 estados: S0, S1 y S2; su representación
binaria es 00b, 01b y, 10b, respectivamente. También se puede notar que la máquina
cuenta con 2 entradas y 3 salidas; la relación de estas, con respecto a las señales de
control mostradas en la Figura 4.34, es indicada en la Tabla 4.4. De modo que el
comportamiento de la máquina mostrada en la Figura 4.38 es el siguiente.
Al reiniciar la máquina, esta es forzada a comenzar su operación a partir del estado
S0. En este estado el valor de su palabra de salida es 100b, por lo tanto, el contador se

Bit Señal
In1 Start Convertion
In0 Comparator Out
Out2 Bits Counter Reset
Out1 Ramp Enable
Out0 End Convertion
Tabla 4.4: Relación de entradas y salidas de la máquina de estados, con respecto a las señales de
control del convertidor analógico-dgital de rampa.
mantiene en estado de reinicio, el generador de rampa se mantiene apagado y se indica

hacia el exterior que el proceso de conversión analógico-digital no ha terminado. La
máquina se mantendrá en el estado S0 hasta que su palabra de entrada tome el valor
binario 1Xb. Es decir, cuando se le indique a la máquina que debe de iniciar un nuevo
proceso de conversión, sin importar si el valor a la salida del comparador es alto o
bajo; el que a la condición de transición de estado le sea indiferente el valor a la salida
del comparador de voltaje, hace que la máquina de estados tome en cuenta el caso en
que la magnitud de Vin ADC es igual o muy parecida al voltaje inicial del generador de
rampa. Por lo tanto, cuando la palabra de entrada sea 10b o 11b, y el estado actual
de la máquina sea S0, la máquina cambiará del estado S0 al estado S1.
En el segundo estado, la máquina sacará al contador del estado de reinicio, le
indicará al generador de rampa que comience a generar una rampa de voltaje y
seguirá indicando hacia el exterior que el proceso de conversión aún no ha terminado;
es decir, la palabra de salida de la máquina en el estado S1 es 010b. La máquina se
mantendrá en el estado S1 hasta que su palabra de entrada sea 10b, es decir, hasta
que Vin ADC < VRamp Out ; para que la máquina haga la transición del estado S1 al
S2, el bit Start Convertion no debe de cambiar su valor lógico. De lo contrario, la
máquina no realizará la transición hacia el estado S2.
Ya en el tercer estado, la palabra de salida de la máquina será 011b, lo que significa
que la máquina indicará al exterior que la conversión analógico-digital ha terminado,
sin modificar la palabra digital de 8 bits a la salida del contador, ni el funcionamiento
del generador de rampa; en este punto, el contador ya no debe incrementar su conteo
y el generador de rampa debe de tener en su terminal de salida la mayor magnitud de
voltaje que pueda generar. En este estado, el subcircuito o subsistema que controle
al convertidor analógico-digital puede considerar a la palabra digital en el puerto de

salida del contador de 8 bits como el valor digital equivalente al voltaje Vin ADC . La
máquina se mantendrá en el tercer estado, hasta que su palabra de entrada tome el
valor de 00b; es decir, hasta que subcircuito o subsistema que controle al convertidor
lo indique, al cambiar el valor del bit Start Convertion a 0 lógico, lo que significa
que ha capturado la palabra digital a la salida del convertidor. Al cambiar la palabra
digital de entrada a 00b, la máquina pasará del estado S2 al S0, reiniciando de este
modo el proceso de conversión analógico-digital. De esta forma, la máquina de estados
propuesta puede utilizarse como el controlador lógico del convertidor analógico-digital
mostrado en la Figura 4.34.
Para definir los elementos que conformarán al controlador lógico, se pueden utilizar
como punto de partida el diagrama de estados mostrado en la Figura 4.37 y las técnicas
de diseño digital, basadas en la lógica de Boole y los mapas de Karnaugh [9]. De este
modo se pueden definir las ecuaciones booleanas que definen el valor lógico de los bits
que representan a los estados siguientes de la máquina de estados (S0’y S1’) y sus bits
de salida (Out0, Out1 y Out2). De este modo se obtuvieron las siguientes ecuaciones.
Out0 = S1 (4.7.1)
Out1 = S0 + S1 (4.7.2)
Out2 = S0 · S1 (4.7.3)
S00 = S0 · (In0 + In1) + S0 · (S1 · In1) (4.7.4)
S10 = S1 · (In0 + In1) + S0 · (In0 · In1) (4.7.5)

Con estas ecuaciones es posible definir al circuito secuencial que representa a la

máquina de estados descrita por el diagrama mostrado en la Figura 4.37. El circuito
con en la cual se puede implementar esta máquina de estados es mostrado en la Figura
4.38, donde se están utilizando elementos lógicos y secuenciales que forman parte del
conjunto de circuitos SCL/CML propuestos.
S_0'+ Dat+ S_1'+ Dat+

S_0'- Dat- S_1'- Dat-
CLK_in+ Clk+ O- S_0- Clk+ O- S_1-

CLK_in- Clk- O+ S_0+ Clk- O+ S_1+
Res+ Res- Res+ Res-
RES_in+
RES_in-
S_1+ A+ S_1- A+
S_1- A- A-
S_1+ = Out0+ O+ Out1+ S_1+ O+ Out2+
S_1- = Out0- O- Out1- O- Out2-
S_0+ B+ S_0- B+
S_0- B- S_0+ B-
In_0+ A+ S_0+ A+
In_0- A- A-
O+ S_0- O+
O- O-
In_1- B+ B+
In_1+ B- B- A+
A-
O+ S_0'+
A+ A+ B+ O- S_0'-
A- A- B-
O+ O+
O- O-
S_0- B+ S_1- B+
S_0+ B- S_1+ B-
In_0+ A+ S_1+ A+
In_0- A- A-
O+ S_1- O+
O- O-
In_1+ B+ B+
In_1- B- B- A+
A-
O+ S_1'+
A+ A+ B+ O- S_1'-
A- A- B-
O+ O+
O- O-
In_0- B+ S_0+ B+
In_0+ B- S_0- B-
Figura 4.38: Circuito secuencial SCL/CML equivalente a la máquina de estados descrita en la Figura
4.37.
Para corroborar que el circuito secuencial en la Figura 4.38 opera de manera

adecuada, éste fue sometido a una simulación transitoria, en la cual se modificó el valor
de su palabra de entrada a lo largo de la simulación con el objetivo de verificar que el
circuito tiene el mismo comportamiento que el de la máquina de estados planteada.
Los resultados obtenidos de esta simulación son mostrados en la Figura 4.39; las
condiciones de simulación utilizadas fueron: V DD = 1V , IT ail = 50nA, f eqCLK =
100kHZ, CL = 50f F y Vsw = 0· 2V .
En la Figura 4.39 se puede observar que en un inicio el circuito secuencial es
retenido en el estado S0. Al mantenerse el bit de control de reinicio en un nivel lógico
bajo, el circuito sale del estado de reinicio cuando ocurre una transición de bajo a alto
en este bit de control. Después de ésto, el circuito evalúa el conjunto de señales que

Figura 4.39: Respuesta transitoria de la máquina de estados implementada con el circuito secuencial
mostrado en la Figura 4.38.
recibe en sus bits de entrada In0 e In1, para saltar del estado S0 al S1 solo cuando
In1 = 1. También se puede observar que al suceder este cambio de estados, también
lo hacen los valores lógicos de los bits de salida Out1 y Out2, mientras que Out0 se
mantiene en lógico bajo. Después, el circuito cambia de estado lógico cuando In0 = 0
y, por lo tanto, Out0 cambia a lógico alto y al mismo tiempo que el circuito secuencial
entra al estado S2. El circuito se mantiene en este estado hasta que ambos bits de
entrada sean equivalentes a 0 lógico. Al ocurrir ésto, el circuito vuelve al estado S0
y se repite el proceso una vez más. Debido a que el comportamiento mostrado en la
Figura 4.39 concuerda con el descrito por el diagrama de la Figura 4.37, se concluye

que este circuito representa adecuadamente a la máquina de estados. Con ella se

plantea realizar el controlador lógico del convertidor analógico-digital de rampa.
4.8. Conclusiones de capı́tulo

De manera general, en este capı́tulo fueron expuestos los circuitos lógicos
SCL/CML de bajo consumo energético propuestos. El diseño de estos circuitos lógicos
se fundamento en la información recolectada y documentada a lo largo de los capı́tulos
2 y 3, por lo que en base a ella se definieron los principales parámetros diseño de estos
circuitos. Estos parámetros definen las caracterı́sticas con las que deben de contar los
transistores que conforman a los circuitos lógicos; es decir, definen las dimensiones
de éstos. En este capı́tulo también se especifico la forma en que se seleccionaron los
tamaños de los transistores que forman parte de los circuitos lógicos.
Para que los circuitos lógicos propuestos funcionen adecuadamente, necesitan un
circuito externo que energice de manera adecuada a sus dispositivos de carga PMOS.
Este circuito es denominado Replica Bias. Por lo tanto, una sección de este capı́tulo
se enfocó a exponer la forma en que los elementos que conforman a dicho circuito,
fueron definidos.
Una vez que se definieron las caracterı́sticas de los elementos que conforman a los
circuitos lógicos, éstos fueron presentados de forma individual y detallada. De modo
que se expuso su topologı́a y dimensionamiento. También se demostró el funciona-
miento de éstos, a través de simulaciones. De está forma se corroboró que los circuitos
operan adecuadamente, ya que son capaces de alcanzar una frecuencia de operación
de 100kHz, con un consumo energético de 50nW por circuito lógico.
Se comprobó a través de simulaciones que los circuitos lógicos generados funcionan
adecuadamente y por ésto se decidió implementarlos de manera fı́sica. Por lo tanto,
una sección más de este capı́tulo se dedico a exponer el proceso de diseño de un circuito
integrado para la caracterización de los circuitos lógicos SCL/CML propuestos. El
disponer de este circuito integrado permitirá corroborar que los circuitos digitales
efectivamente logran alcanzar la frecuencia de operación antes mencionada con bajo
consumo de energı́a.
Además, se propuso un conjunto de aplicaciones en las cuales los circuitos lógicos
propuestos pueden ser utilizados. Estas aplicaciones corresponden a un par de sub-
circuitos de un convertidor analógico-digital de rampa; en especı́fico, un contador de

4.8 Conclusiones de capı́tulo 153
8 bits y una máquina de estados.

Un comentario final es que, aunque el capı́tulo se enfocó al uso de los circuitos
lógicos SCL/CML con corrientes de cola de 50nA, éstos también son capaces de
operar con corrientes de cola un poco menores a 1nA. Sin embargo, la frecuencia de
operación de los circuitos lógicos con tan baja corriente de polarización es mucho
menor a 100kHz.


Capı́tulo 5
Conclusiones y trabajo a futuro
5.1. Introducción
Este capı́tulo discute los resultados obtenidos en el trabajo de investigación reali-
zado y reportado en esta tesis, ası́ como también, las conclusiones que se infieren y el
trabajo a futuro que se puede realizar.
5.2. Sumario
En este trabajo de investigación se propusieron un conjunto de circuitos lógicos
para aplicaciones con requerimientos de bajo consumo energético; éstos también son
compatibles con aplicaciones de señal mixta. Por lo tanto, se propone que los circuitos
lógicos generados sean utilizados en aplicaciones biomédicas implantables, ya que éstos
satisfacen los requerimientos de este tipo de aplicaciones.
El estilo lógico utilizado en la realización de los circuitos propuestos en este trabajo
fue el SCL/CML, el cual es un estilo de modo corriente que maneja sus señales lógicas
en forma diferencial. Este estilo tiene la ventaja de que la velocidad de operación de
sus circuitos lógicos no depende de la magnitud de su voltaje de polarización V DD,
sino de la magnitud de su corriente de polarización IT ail y de la magnitud de voltaje
de excursión Vswdif de sus señales lógicas. Además, al ser un estilo lógico diferencial,
no produce ruido de conmutación ni en los rieles de alimentación ni en el sustrato del
chip, asimismo, es robusto a ruido.
Estas caracterı́sticas permiten que los circuitos lógicos basados en el estilo
SCL/CML puedan funcionar con magnitudes de polarización V DD e IT ail reducidas,
a la vez que sus transistores operan en la región de inversión débil. En consecuen-
[155]
156 5. Conclusiones y trabajo a futuro
cia, fue posible desarrollar circuitos lógicos básicos que tienen consumos de potencia
del orden de nano Watts, y que son capaces de operar a frecuencias del orden de
kilo Hertz. La forma en que los circuitos lógicos propuestos fueron diseñados también
fue expuesta; el correcto funcionamiento de estos circuitos se demostró a través de
diversas simulaciones.
Con el objetivo de comprobar de manera fı́sica que los circuitos lógicos propuestos
funcionan correctamente y que éstos tienen en verdad bajos consumos de potencia,
se realizó el diseño de un circuito integrado para la caracterización fı́sica de éstos.
Por esta razón, también se realizó el proceso de diseño y verificación funcional de los
circuitos utilizados en el sistema de caracterización, a través de simulaciones de éste
circuito integrado.
Además, se demostró que los circuitos lógicos propuestos pueden ser utilizados en
la realización de sistemas digitales más complejos, por medio del diseño y verificación
funcional de un contador de 8 bits y una máquina de estados, lo cuales podrı́an ser
parte de un convertidor analógico-digital.
5.3. Conclusiones
A pesar de que los circuitos lógicos propuestos cumplen con los requerimientos de
desempeño planteados al inicio de este trabajo, la única ventaja de éstos sobre los
circuitos CMOS estáticos es que manejan sus señales lógicas de modo diferencial y
que no producen un alto ruido de conmutación en los rieles de alimentación ni en
el sustrato del chip. Por lo anterior, los circuitos lógicos propuestos son útiles para
aplicaciones de señal mixta.
A voltajes de alimentación de V DD = 1V , tanto la lógica CMOS estática ası́ como
también los circuitos lógicos propuestos, aún pueden funcionar. Sin embargo, si no se
tomara en cuenta el requerimiento de polarización del Opamp utilizado en el circuito
Replica Bias de los circuitos lógicos SCL/CML propuestos, éstos podrı́an reducir
su magnitud de voltaje V DD. Lo anterior reducirı́a el consumo de potencia por
circuito lógico, sin afectar su velocidad de operación, lo que beneficiarı́a a aplicaciones
implantables. Sin embargo, se debe de considerar que de seguir esta aproximación, el
sistema que utilice a los circuitos lógicos debe de proporcionar dos niveles de voltaje,
uno para el Opamp del Replica Bias y otro para los circuitos lógicos.
Otro aspecto a considerar es que el proceso de diseño de los circuitos lógicos

5.3 Conclusiones 157
propuestos, para determinar la magnitud de la corriente de polarización IT ail , se

consideró que el tiempo de carga de los capacitores CL es de 5τ . Esta constante
de tiempo corresponde a una carga del 99· 3 % de un capacitor que forma parte de
un circuito RC ideal. Sin embargo, la magnitud de la corriente IT ail quizás pueda
reducirse, si se consideran 4 constantes de tiempo, lo que corresponde a una carga
del 98· 2 %. Este cambio harı́a que el consumo de potencia de los circuitos lógicos
disminuya un poco, sin afectar demasiado su velocidad de operación.
Con respecto a la máxima frecuencia que un circuito lógico SCL/CML puede
alcanzar, en este trabajo se consideró que las señales lógicas deben de mantenerse
saturadas por un periodo mayor al tiempo de subida o de bajada en alguno de los
dos estados lógicos. En contraste, en otros trabajos se considera que las señales lógi-
cas pueden tener tiempos de saturación muy reducidos. Sı́ se evalúa a la frecuencia
máxima de operación de los circuitos lógicos propuestos, de esta forma realizada en
otros trabajos, la frecuencia de éstos serı́a mayor a la reportada en este documento.
También serı́a interesante estudiar otros estilos lógicos diferenciales y determinar
sı́ pueden ser utilizados en la región de inversión débil, ya que una de las desventajas
del estilo SCL/CML operado en la región de inversión débil es que necesita del circuito
Replica Bias. Un estilo lógico que valdrı́a la pena estudiar es el Differential Cascode
Voltage Switch Logic.
Vale la pena reflexionar sobre el modelo del transistor MOS que fue utilizado en
este trabajo de investigación, el modelo BSIM3v3.1. Este modelo fue desarrollado para
aplicaciones de señal mixta, sin embargo, se ha reportado que no logra modelar de
manera precisa el comportamiento de los transistores cuando operan en las regiones
de inversión débil y moderada a la vez que presenta fallas al estimar el valor de
las capacitancias parásitas del transistor en algunas de sus regiones de operación; a
pesar de ésto, este modelo ha sido ampliamente utilizado en el diseño de circuitos
analógicos. Sin embargo, las razones por las que se decidió trabajar con este modelo
del transistor son:
Los modelos del transistor del proceso On Semi C5/MOSIS 500nm son
BSIM3v3.1.
Para este proceso de fabricación, se tiene la capacidad de enviar a fabricación

circuitos prototipo.
Si se tuviera acceso a un proceso de fabricación que proporcione modelos del

transistor EKV, se preferirı́a sobre el On Semi C5/MOSIS 500nm, ya que éste modela
el comportamiento del transistor en todas las sus regiones de operación de forma más
precisa; de esta forma se reducirı́a la incertidumbre al momento de diseñar circuitos
con transistores operando en la región de inversión débil. Sin embargo, no todos
los fabricantes de circuitos integrados caracterizan sus procesos utilizando el modelo
EKV.
Sobre la mı́nima corriente de polarización que se consideró para los circuitos lógicos
propuestos, se debe mencionar que sé fue un poco conservador, ya que se considera
que está puede ser de 1nA. Para confirmar ésto, se deben de realizar mediciones
experimentales al circuito integrado enviado a fabricación.
5.4. Trabajo a futuro

Al igual que en muchos trabajos de investigación, en éste aún hay muchas áreas
en las que se puede mejorar y complementar lo expuesto en esta tesis. A continuación
se presenta un listado de las mejoras y trabajos a futuro que podrı́an realizarse.
Realizar la evaluación funcional, mediciones de consumo de potencia y veloci-

dad de operación, de los circuitos lógicos integrados al chip de caracterización
enviado a fabricación.
Realizar fı́sicamente sistemas lógicos digitales complejos, utilizando los circuitos

lógicos propuestos.
Realizar sistemas de señal mixta en los que se utilicen los circuitos lógicos pro-
puestos. Un sistema de este tipo que podrı́a aprovechar las ventajas de los
circuitos lógicos propuestos es el convertidor de rampa.
Analizar a profundidad el esquema de compensación por carga utilizado en el

circuito Replica Bias.
Identificar correctamente el lı́mite inferior de corriente que los circuitos lógicos

pueden manejar en el nodo tecnológico utilizado, es decir, en el proceso de
fabricación On Semi C5/MOSIS 500nm.
Evaluar si el diseño de los circuitos lógicos propuestos puede ser mejorado, ya

sea reduciendo el tamaño de los transistores con el fin de aumentar la frecuencia

5.4 Trabajo a futuro 159
de operación máxima de los circuitos, considerando las variaciones de proceso.
También se debe evaluar a profundidad si el uso de transistores dummy para

reducir las variaciones de proceso es justificable, ésto ante el aumento de la
magnitud de la corriente de fuga asociada a estos transistores que, en teorı́a,
están apagados.
Se puede proponer una mejor metodologı́a de dimensionamiento de los transis-

tores utilizados dentro de los circuitos lógicos.
Analizar si serı́a más conveniente realizar una función boleana con varios circui-
tos lógicos SCL/CML simples (es decir, circuitos que evalúan solo una función)
o utilizar un circuito SCL/CML que pueda evaluar toda la función.


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Lista de Figuras XIII

Lista de Tablas XIX

3. Lógica SCL/CML para aplicaciones de bajo consumo de potencia 49

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3.2.3.2. Resistencia de salida . . . . . . . . . . . . . . . . . . 66

4. Realización de los circuitos lógicos 105

Diseño de circuitos digitales con muy bajos requerimientos de potencia

4.5.3. MUX/XOR . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

5. Conclusiones y trabajo a futuro 155

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1.1. Modelo general de un sistema médico implantable [5]. . . . . . . . . . 4

2.1. Niveles de abstracción de un sistema computacional electrónico [9]. . 13

3.1. Vista transversal de un transistor NMOS, se definen sus voltajes y

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3.13. Circuito Replica Bias usado para el control de la impedancia de los

4.1. Corriente de drenaje de un transistor NMOS de dimensiones W =

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4.2. Corriente de drenaje de un transistor NMOS de dimensiones W =

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4.1. Parámetros caracterı́sticos del Amplificador Operacional Foldede Cas-

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Durante el último par de décadas la humanidad ha experimentado un proceso de

cesar y almacenar la información fisiológica recolectada y en algunas aplicaciones

1.1. Dispositivos Electrónicos Médicos Implanta-

Realizar la medición de parámetros fisiológicos y bioquı́micos de forma precisa.

Monitorear estos parámetros a largo plazo.

Tener control sobre órganos y tejido vivo.

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Dar tratamiento terapéutico distinto.

Remplazar funciones biológicas perdidas.

Diseño de circuitos digitales con muy bajos requerimientos de potencia

Figura 1.1: Modelo general de un sistema médico implantable [5].

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digital integrado, por medio de la intervención de los circuitos de control de interfaz

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1.2. Enfoque de la investigación

Diseño de circuitos digitales con muy bajos requerimientos de potencia

similares (del mismo orden de magnitud, no iguales ni menores) a los producidos

1.3. Organización de la tesis

El capı́tulo 2 presenta conceptos básicos referentes a circuitos digitales y su rea-

En el capı́tulo 3 se enfoca al manejo del estilo lógico SCL/CML en aplicaciones

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A) IDSM 1 IDSM 2 e IDSM 2 ≈ 0

B) IDSM 2 IDSM 1 e IDSM 1 ≈ 0