Circuitos Funcionales
Circuitos Funcionales
Circuitos Funcionales
(Pendiente Revisin)
CIRCUITOS FUNCIONALES
Existen numerosos circuitos integrados diseados para realizar diversos procesos o construir interfaces entre sistemas digitales, los avances en la tecnologa han
permitido desarrollar circuitos ms completos en un solo encapsulado o chip. Los circuitos integrados (CI) en mediana y gran escala de integracin (MSI, VLSI) pueden
llevar a cabo procesos realmente complejos. Estos procesos pueden ser especficos o
generales y abarcan la codificacin, decodificacin, conversin paralelo/serie, seleccin de datos, almacenamiento de datos, conteo de eventos, conversin de cdigos,
sincronizacin de eventos y otros ms.
Es importante conocer la funcin de componentes o circuitos bsicos y su
forma de interconexin. Esto tambin permite adquirir la habilidad de reconocer con
facilidad la forma de trabajo de circuitos o sistemas complejos al centrar la comprensin o anlisis en la funcin o proceso de los dispositivos ms que en su diagrama de
circuitos o funcionamiento interno.
Ejemplo de circuitos funcionales son los registros y contadores, circuitos secuenciales ampliamente utilizados en sistemas digitales. Los contadores desempean
tareas tales como la divisin de frecuencia, el conteo de eventos o el control de secuencia de varias tareas. Los registros son dispositivos que se usan como almacenamiento o memoria temporal, como dispositivos de demora o retardo y en la conversin
entre formas de datos en serie y en paralelo. Es importante conocer el funcionamiento
interno de estos dispositivos con el fin de tener en cuenta sus caractersticas y limitaciones de trabajo.
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palabra de 20 bits requiere al menos 20 canales para transferirla. Por otro lado, cuando
un palabra es transferida en serie solamente un canal es suficiente y no importa el tamao de la palabra, claro est que en detrimento de la velocidad de operacin.
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Figura 5-3 Registro 74HC165 Fuente: Texas Instruments Inc. Logic Selection Guide
and Databook. 2/E, Texas Instruments Inc, Dallas, 1997
La informacin (A, B,...., G, H) es insertada en paralelo en el registrador en el
instante que un nivel negativo aparece en la entrada del habilitador paralelo LD o habilitador de carga. Al terminar este pulso, la informacin cargada por las entradas paralelo va a ser trasladada en serie de acuerdo a la velocidad del reloj, en este modo de
operacin la entrada del habilitador paralelo LD debe estar en el estado uno.
La figura 5-4 muestra el smbolo del C.I. 74HC165 segn el estndar
ANSI/IEEE.
Figura 5-4 C.I. 74HC165 (a) Smbolo ANSI/IEEE (b) Encapsulado Fuente: Idem
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MODO
CLR S1
S0
L
H
H
H
H
H
H
H
X
X
H
L
L
H
H
L
X
X
H
H
H
L
L
L
ENTRADAS
SERIAL
CLK IZQ DER
X
L
X
X
X
X
X
H
L
X
X
X
X
H
L
X
X
X
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A
X
X
a
X
X
X
X
X
PARALELO
B
C
X
X
b
X
X
X
X
X
X
X
c
X
X
X
X
X
QA
SALIDAS
QB
QC
QD
L
QB0
b
L
QC0
c
L
QD0
d
QAn
QAn
QC0
QC0
QB0
QBn
QBn
QD0
QD0
QC0
QCn
QCn
H
L
D
X
X
d
X
X
X
X
X
L
QA0
a
H
L
QB0
QB0
QA0
QD0
(Pendiente Revisin)
pecficamente aquel cuya salida est en el cdigo binario natural. Un contador es sncrono si todos sus flip flops tienen interconectadas sus entradas de reloj y por tanto son
disparados simultneamente, se denomina contador asncrono aquel en que cada flip
flop es disparado por la salida del flip flop anterior.
n
Todo contador de n bits tiene hasta 2 estados o valores de salidas diferentes. Un contador de cuatro bits, puede contar hasta 16 pulsos de entrada de forma que
sus salidas toman los valores que van desde el (0000) al (1111), sin embargo, el contador puede ser diseado de manera que su secuencia de conteo tenga un nmero
menor de estados.
El mdulo M o nmero MOD de un contador es la cantidad de estados que
posee el contador. Por ejemplo, un contador con Mod-16 tiene 16 estados y frecuentemente es llamado un contador hexadecimal.
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La figura 5-8 ilustra las salidas del contador. Una caracterstica importante del
circuito es la habilidad de corregir errores resultantes de un estado inicial no deseado,
por ejemplo (Z Y X) = (1 1 1), en cuyo caso el flip flop X pasar a cero y el registrador
va a trasladar ceros hasta que las condiciones sean satisfechas; slo entonces operar
como el contador de anillo descrito. Es de observar que los contadores de anillo presentados en otras literaturas no presentan el estado (Z Y X) = (0 0 0).
compleja que el contador anillo. El contador Johnson tiene 2 -2N estados sin usar; por
lo que habr mayor cantidad de estados indeseables en la secuencia de conteo. Es as
que el contador puede entrar en una secuencia indeseable cuando recin se alimenta
energa, en este caso el contador debe ser borrado o preseteado, para que comience
en un estado vlido.
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10
ESTADO
0
1
3
7
6
4
0
Z
0
0
0
1
1
1
0
Y
0
0
1
1
1
0
0
X
0
1
1
1
0
0
0
0
1
2
2
5
2
0
1
0
1
0
1
0
1
0
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Para analizar el funcionamiento del contador se parte del supuesto de que inicialmente todos los flip flops estn en el estado lgico 0 (QA = QB = QC = 0). En la
figura 5-13 se presenta el resultado de la simulacin del contador. Un pulso de reloj en
la entrada de reloj del flip flop A causa que QA cambie de 0 lgico a 1 lgico, el flip flop
B no cambia de estado, ya que es disparado por la transicin negativa del pulso, o sea,
cuando la entrada de reloj cambie de 1 lgico a 0 lgico. Con la llegada del segundo
pulso del reloj al flip flop A, QA cambia de 1 a 0; este cambio de estado crea la transicin negativa del pulso necesaria que dispara el flip flop B y cambia QB de 0 a 1. Antes
de la llegada del octavo pulso de reloj todos los flip flops estn en el estado 1, y el pulso nmero 8 causa que QA, QB y QC cambien al estado o valor inicial de 0 lgico.
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12
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Divisores de frecuencia
El flip flop A en el contador de la figura 5-14 cambia de estado con cada pulso
de reloj (figur 5-16), por lo que divide entre 2 la frecuencia del reloj de entrada. El flip
flop B cambia de estado con cada dos pulsos de reloj, dividiendo la frecuencia entre 4.
Un contador binario natural de n etapas puede usarse con el fin de obtener, en
la salida del flip flop ms significativo, una seal cuya frecuencia es la de la entrada de
n
Retardos de propagacin
En la secuencia de estados de un contador tipo rizado pueden ocurrir estados
errticos. El retraso en la propagacin de los flip flops crea estados falsos por pequeos periodos de tiempo como se muestra en la figura 5-17. Estos estados errneos se
presentan en casi todos los contadores de rizo y se deben a que el periodo de la entrada reloj es pequeo en comparacin con los retardos (tp) de los flip flops. Puede suceder entonces, que uno de los FF ms alejado del reloj no haya cambiado cuando la
seal reloj realice una nueva transicin.
La frecuencia mxima de entrada de un contador asncrono de N flip flops es :
1
> N ( tp)
fclk
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Un contador de rizo de modulo 2 puede ser modificado con el fin de que ejen
cute una secuencia de conteo menor y as poseer un nmero de estados o Mod < 2 .
Esto se logra cargando o estableciendo en las salidas de los flip flops valores especficos (normalmente cero) a travs de las entradas asnc ronas. El procedimiento de diseo puede ser el siguiente: [6]
1. Encuentre el ultimo estado o valor N de la cuenta.
2. Encuentre el nmero n de flip flop requeridos como:
n-1
N+1 2
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15
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16
limitada slo por el retardo de un flip flop ms el retraso introducido por los bloques de
compuertas lgicas.
Kz
0
0
0
1
0
0
0
1
Jy
0
1
0
1
0
1
0
1
Ky
0
1
0
1
0
1
0
1
Jx
1
1
1
1
1
1
1
1
Kx
1
1
1
1
1
1
1
1
Z
0
0
0
0
1
1
1
1
Y
0
0
1
1
0
0
1
1
X
0
1
0
1
0
1
0
1
Z*
0
0
0
1
1
1
1
0
Y*
0
1
1
0
0
1
1
0
X*
1
0
1
0
1
0
1
0
1
tp + ts
fclk
Donde: tp = tiempo mximo de propagacin de los flip flop y ts = tiempo mximo de retardo de los bloques lgicos o compuertas.
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Estado
Estado
P RESENTE SIGUIENTE
Q (N)
Q (N+1)
0
0
0
1
1
0
1
1
0
1
X
X
X
X
1
0
0
1
0
1
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EJEMPLO 5-1
Disear un contador sincronizado binario de 3 bits que cuente del 0 al 5 (ambos inclusive) y que sea autocorregido al cero.
Solucin:
Segn las especificaciones dadas, el contador debe cumplir con el diagrama
de transicin de la figura 5-22.
B
0
0
1
1
0
0
1
1
A
0
1
0
1
0
1
0
1
C*
0
0
0
1
1
0
0
0
B*
0
1
1
0
0
0
0
0
A*
1
0
1
0
1
0
0
0
JC KC
0 X
0 X
0 X
1 X
X 0
X 1
X 1
X 1
JB KB
0 X
1 X
X 0
X 1
0 X
0 X
X 1
X 1
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JA KA
1 X
X 1
1 X
X 1
1 X
X 1
0 X
X 1
ACTUAL
C B A
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
19
SIGUIENTE
C* B* A*
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
0 0 0
0 0 0
0 0 0
KA = 1
JB = CA
KB =C+A
JC = AB
KB =A+B
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20
1
tp + ts
fclk
Suponiendo que el tiempo de retardo para los flip flops es 50ns, y el bloque de
compuertas tiene 25ns de retardo, la frecuencia mxima ser de 10 MHz.
Generalidades
A continuacin se explica la funcin de las entradas y salidas ms comunes de
los contadores en circuitos integrados, teniendo como referencia las que presentan
dispositivos de integracn en mediana escala (MSI) como el 74LS161, el 74LS163 y el
74HC191, en las figuras 5-25 y 5-26 se presentan los smbolos de estos circuitos. En la
figura 5-27 se puede ver el diagrama de tiempos del 74HC191.
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21
Figura 5-25 Diagrama del contador (a) 74XX161 (b) 74XXX163 Fuente: Texas Instruments Inc. Logic Selection Guide and Databook. 2/E, Texas Instruments Inc, Dallas,
1997
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22
Entrada CLK o CP
La mayora de los contadores en circuitos integrados presenta la entrada para
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23
(siendo QA el bit LSB) o con un nmero de subndice que se relaciona con el peso o
posicin del bit de la salida (Q3, Q2, Q1, Q0). Estas salidas pueden ser de tres estados
en cuyo caso existir una entrada OE (Output Enable) dedicada a la activacin del tercer estado en las salidas.
q
Entrada CLEAR o MR
Es muy comn la entrada CLEAR, la cual al ser activada por nivel lleva la sali-
da del contador o una parte de l a cero. La funcin de la entrada Master Reset (MR)
es la misma de clear, esto es, lleva todas las salidas del contador a cero. La funcin
reset puede estar sincronizada o no con la seal del reloj.
q
nivel cuya activacin permite el normal funcionamiento del contador. En caso de estar
desactivada el contador se mantendr en el ultimo estado que tuvo antes de ser deshabilitado.
q
jarlos a un valor dado, ya sea en forma asncrona (independiente de los pulsos de reloj)
o sncrona (simultnea al flanco de transicin del reloj). stas se denominan entradas
de cargas paralelas o de preinicio y se identifican de manera similar a las salidas de los
flip flops del contador (A, B, C, D). Cuando la entrada LOAD se activa la salida del contador toma los valores de carga; es decir, los valores en las entradas de carga paralela
"pasan" o son copiados en la salida.
La preiniciacin o carga asncrona coloca la carga en la salida independientemente del estado del reloj. En la carga sncrona, con la entrada LOAD activa, los valores pasarn a la salida en el flanco de activacin del contador.
(Pendiente Revisin)
24
Entradas UP (down)
Algunos contadores tienen la capacidad de realizar tanto conteo ascendente
conteo aumentando el nmero de estados o bits al conectar varios contadores. La figura 5-27 muestra las salidas Max/Min y RCO (ripple carry output) del 74HC191.
En este circuito integrado, la salida Max/Min se activa cuando el contador alcanza el mximo (mnimo) valor en sus salidas (QD, QC, QB, QA) para un conteo ascendente (descendente). La salida RC se activa cuando el contador alcanza el mximo
(mnimo) valor en sus salidas y la seal de reloj est en nivel bajo durante un conteo
ascendente (descendente). Estas seales pueden diferir de un C.I. contador a otro.
Interconexin de contadores
Cuando la cantidad de nmeros a exhibir o contar requiere el uso de dispositivos con mayor nmero de bits que los disponibles en el mercado, es necesario expandir o interconectar varios mdulos o circuitos integrados contadores. Los contadores
pueden as conectarse de manera asncrona, como en la figura 5-28. Sin embargo,
como esta interconexin tiene los mismos problemas de velocidad que los contadores
asncronos, los fabricantes de circuitos integrados contadores han diseado stos con
facilidades que permiten su interconexin de manera sncrona, estas facilidades son
las salidas Max/Min y RCO as como las entradas de habilitacion ENP y ENT entre
otras.
(Pendiente Revisin)
25
El contador 74ALS163
Este es un circuito contador binario de 4 bits de alta velocidad sncrono. Presenta preiniciacin o carga sncrona y una construccin que permite expandir el conteo
mediante la interconexin con otros 74ALS163. El contador tiene una entrada Master
Reset (CLR) sncrona; la cual estando activa establecer cero (0) en la salida en el
pulso o flanco de reloj.
CLR
L
H
H
H
H
LOAD
X
L
H
H
H
ENP
X
X
X
L
H
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ENT
X
X
L
X
H
QD QC QB QA
L
L
L
L
D
C
B
A
SIN CAMBIO
SIN CAMBIO
CONTEO
26
MODO
RESET
CARGA
INHIBIDO
INHIBIDO
CONTEO
(Pendiente Revisin)
27
carga en las salidas. Observese que ENT deshabilita tanto el conteo como la salida
RCO. ENP y ENT se pueden usar para inhibir la secuencia de conteo.
est en cero lgico. Tanto la operacin de carga como la de borrado (CLEAR) son sncronas con el reloj. Usando esta caracterstica, el contador puede conectarse para que
funcione como divisor o contador programable. Prefijando cualquier nmero, en las
entrada de datos de carga, se puede lograr que la secuencia de conteo vaya desde
ese valor en la carga hasta la cuenta mxima o hasta otro valor determinado por una
funcin lgica especfica. Este proceso es parecido al usado en circuitos contadores
con MOD< 2
(Pendiente Revisin)
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(Pendiente Revisin)
29
El carry-look-ahead.
Las salida Ripple Carry (RCO) y las entradas de habilitacin ENT y ENP facilitan la expansin o conexin en cascada de varios contadores. La entrada ENT adems
de deshabilitar el contador permite inhibir la salida RCO. La salida RCO produce un
pulso positivo cuando el contador alcanza el mximo. Este pulso puede usarse para
habilitar otras etapas de contadores.
En la figura 5-35 se muestran cuatro 74ALS163 interconectados en modo Ripple Carry y en modo Carry-Look-Ahead; los sistemas as formados son contadores
sncronizados de 16 bits. Las facilidades de expansin permiten la conexin de mltiples contadores. En estos circuitos, cada contador es habilitado para cambiar ante un
flanco del reloj cuando el contador o contadores menos significativos a l alcanzan su
mximo valor.
El circuito modo ripple carry posee un limite en la frecuencia de la seal de reloj debido a que en altas freuencias se produce un pico o glitch en la salida RCO como
consecuencia de los retardos de propagacin en los circuitos internos de los contadores. La forma de expansin carry-look-ahead mostrada en la figura 5-35 (b) permite la
conexin de mltiples contadores para trabajar a una frecuencia de reloj mayor que en
el modo ripple carry.
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Figura 5-35 Expansin del 74ALS163 (a) Ripple Carry (b) Carry-Look-Ahead
Fuente: Logic Selection Guide and Databook. 2/E, Texas Instruments Inc, Dallas, 1997
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El contador 74HC191
El 74HC191 es un contador sincronizado binario natural de 4 bits, ascendente o descendente, diseado para carga en paralelo asncrona.
(Pendiente Revisin)
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En el diagrama lgico (figura 5-36) muestra que los cuatro flip flops cambian de estado en la transicin positiva del reloj. La direccin del conteo es determinada por la entrada de control D/U', con cero lgico el contador cuenta de forma
creciente mientras que con uno lgico lo hace en forma descendente. La entrada
de habilitacin (CTEN) permite que el contador sea inhibido, un cero lgico habilita
el contador. El contador puede ser cargado en paralelo cuando la seal de carga
(LOAD) est en cero lgico. La operacin de carga es asncrona.
q
(Pendiente Revisin)
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Figura 5-38 Expansin del 74XX191 (a) De alta Frecuencia (b) Ripple Carry
lizando las entradas de datos de carga del contador se puede lograr que la secuencia
de conteo vaya desde ese valor en la carga hasta la cuenta mxima o hasta otro valor
determinado por una funcin lgica especfica.
(Pendiente Revisin)
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Figura 5-39 C. I. 74ALS193 (a) Smbolo (b) Expansin Fuente: Texas Instruments
Inc. Logic Selection Guide and Databook. 2/E, Texas Instruments Inc, Dallas, 1997
Las salidas cambian de estado en sincrona con el flanco positivo del pulso de
reloj. Presenta entradas de preset o carga, las cuales tambin permiten usar el circuito
integrado como contador programable. Tanto la funcin de carga como la de borrado
son asncronas e independientes de la seal de reloj.
El contador posee dos entradas de reloj, Up y DOWN. Una transicin positiva
en la entrada UP permite el incremento del conteo mientras que una transicin positiva
en la entrada DOWN efectua el conteo de manera descendente. Para poder contar, es
necesario que la entrada de reloj sin uso est en alto (ver figura 5-40).
(Pendiente Revisin)
35
(Pendiente Revisin)
36
(Pendiente Revisin)
37
(Pendiente Revisin)
38
QD2
QC2
QB2
QA2
DEC
0
0
0
1
1
1
1
1
1
0
0
1
1
1
0
0
0
0
1
1
1
1
0
1
1
0
0
1
1
0
0
0
1
1
0
1
0
1
0
1
0
1
1
0
5
6
7
8
9
10
11
12
13
5
6
(Pendiente Revisin)
39
cuando un parmetro fsico excede cierto valor, en clculos numricos puede ser necesario tomar una accin si un resultado est dentro de un cierto margen de error.
El comparador digital compara un nmero binario A de n bits con otro nmero
binario B de n bits y determina si A = B, A < B o A > B.
Los smbolos lgicos de un comparador son los de la figura 5-46, el comparador con entradas de expansin es el de la figura 5-46 (b) y su la tabla de funcionamiento se presenta en la de la tabla 5-9.
Figura 5-46 Comparador digital (a) Smbolo ANSI/IEEE (b) C.I. 74C85 Fuente: Idem
ENTRADAS DE
ENTRADAS
A3,B3
A3>B3
A3<B3
A3=B3
A3=B3
A3=B3
A3=B3
A3=B3
A3=B3
A3=B3
A3=B3
A3=B3
A3=B3
A3=B3
A3=B3
A3=B3
A3=B3
A2,B2
X
X
A2>B2
A2<B2
A2=B2
A2=B2
A2=B2
A2=B2
A2=B2
A2=B2
A2=B2
A2=B2
A2=B2
A2=B2
A2=B2
A2=B2
A1,B1
X
X
X
X
A1>B1
A1<B1
A1=B1
A1=B1
A1=B1
A1=B1
A1=B1
A1=B1
A1=B1
A1=B1
A1=B1
A1=B1
A0,B0
X
X
X
X
X
X
A0>B0
A0<B0
A0=B0
A0=B0
A0=B0
A0=B0
A0=B0
A0=B0
A0=B0
A0=B0
EXPANSION
A>B A<B A=B
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
H
L
L
L
H
L
L
L
H
L
H
H
H
L
H
H
H
H
H
H
L
L
L
L
SALIDAS
A>B
H
L
H
L
H
L
H
L
H
L
L
L
H
H
H
L
A<B
L
H
L
H
L
H
L
H
L
H
L
H
L
H
H
L
A=B
L
L
L
L
L
L
L
L
L
L
H
H
H
H
L
L
(Pendiente Revisin)
40
interconexin de comparadores
A veces es necesario conectar varios comparadores de forma que se puedan
comparar mayor cantidad de bits que usando un solo comparador.
(Pendiente Revisin)
41
Para comparar nmeros con ms de ocho bits hay que aadir etapas adicionales en cascada. Si los comparadores no disponen de entradas de conexin en cascada
puede realizarse la interconexin de la figura 5-48.
(Pendiente Revisin)
42
Figura 5-49 Diagrama lgico o rbol de paridad del 74ACT11286 Fuente: Idem
Si XMIT es alto, la entrada Parity I/O determina si el dispositivo detecta paridad par o impar, como se ve en la tabla de la figura 5-50. Con Parity I/O = L, si el nmero de bits en uno es impar entonces la salida es PE = 1 y si el nmero de bits en
uno es par PE = 0. Por tanto, el detector de paridad indica paridad impar con un uno y
con un cero la paridad de entrada par. En caso de que Parity I/O = H, se invierte el valor de la salida para las condiciones anteriores.
Figura 5-50 El 74ACT11286 (a) Smbolo (b) Tabla de funcionamiento Fuente: Idem
Cuando XMIT est bajo, la salida PE (Parity Error) se deshabilita y se mantiene alta; sin embargo, el rbol de paridad (compuertas XNOR) produce la lgica adecuada en la salida Parity I/O que permite conectar dicha salida a la entrada de otro
dispositivo logrando as expandir la capacidad.
El circuito 74ACT11286 es tambin un generador de paridad puesto que puede servir para aadir un 1 un 0 a un conjunto de datos de acuerdo a su paridad.
(Pendiente Revisin)
43
(Pendiente Revisin)
44
Figura 5-52 Multiplexor 74ALS157 (a) Smbolo (b) Tabla de la verdad Fuente: Idem
La tabla de verdad de este multiplexor de 4 a 1 lnea es la de la figura 5-52 (b).
Si la entrada de habilitacin (G) est activa y las entradas de direccin son A = L y
B = L, la entrada 1C0 ser copiada en la salida 1Y y 2CO en la salida 2Y. La mayora
de los selectores de datos tienen una entrada de habilitacin que permiten al multiplexor desactivarse en cualquier instante determinado.
Figura 5-53 Multiplexor cudruple 2x1 (a) Smbolo (b) MUX de palabras
Los selectores de datos se usan frecuentemente con el fin de llevar datos de
uno u otro punto ahorrando lneas de transmisin en perjuicio de la velocidad de
transmisin. Tambin pueden usarse en la conversin paralelo a serie, enviando el
primer carcter de los datos (paralelos), luego el segundo carcter, etc., hasta completar el envo.
(Pendiente Revisin)
45
En la figura 5-53 pueden verse un cudruple multiplexor de 2 x 1. Este multiplexor puede conectarse y usarse en aplicaciones donde se desee seleccionar dos
palabras de 4 bits. La figura 5-53 (b) presenta otro smbolo de los multiplexores.
(Pendiente Revisin)
46
Figura 5-55 Funcin lgica con Multiplexor (a) Circuito (b) Tabla de la verdad
En este circuito las variables independientes B y C estn conectadas a las entradas de seleccin, mientras la variable A forma parte de las entradas de datos. Se
observa que cuando las entradas de direccionamiento son, por ejemplo: S1=C=1,
S0=B=1, la entrada C3=0 estar conectada a la salida, de modo que F ser BAJA en
este caso no importando el valor de la variable A. Ntese que la realizacin de una
funcin de tres variables requiere slo un circuito multiplexor 4x1.
EJEMPLO 5-2
Analice el circuito de la figura 5-56 y deduzca las salidas como funciones lgicas de la forma:
F (W , Z , Y , X)
G(W , Z , Y , X)
(Pendiente Revisin)
47
Solucin:
El 74XX153 es un doble multiplexor con salidas activas en alto. En el circuito
se ve que una entrada Z baja habilita el multiplexor ZA, la salida F=ZA depende entonces del dato seleccionado por las entradas Y, X. En el caso de Z=1, F=ZA es baja por
estar deshabilitada. Esto se puede observar con ms claridad en la tabla 5-10 donde
se ven los diferentes valores de ZA para los correspondientes trminos productos estndar (TPE).
W
X
X
0
1
0
1
X
Z
0
0
0
0
0
0
1
S1 S0
Y X EA
0 0 0
0 1 0
1 0 0
1 0 0
1 1 0
1 1 0
X X 1
ZA
I0A
I1A
I2A
I2A
I3A
I3A
0
ZA
0
1
W
W
W
W
0
F
0
1
1
0
0
1
0
TPE(W,Z,Y,X)
0, 8
1, 9
2
10
3
11
4-7, 12-15
Z
1
1
1
1
1
1
0
Y
0
0
0
1
1
1
X
X EB
0 0
1 0
1 0
0 0
1 0
1 0
X 1
ZB
I0B
I1B
I1B
I2B
I3B
I3B
0
ZB
1
W
W
0
W
W
0
G
1
0
1
0
1
0
0
TPE(W,Z,Y,X)
4, 12
5
13
6, 14
7
15
0-3, 8-11
F (W , Z ,Y , X)= (1,2,9,11)
(Pendiente Revisin)
48
5.6 CODIFICADORES
El codificador es un dispositivo que convierte smbolos complejos tales como
caracteres (#, >, 8) en cdigos binarios (Exceso 3, BCD, binario natural etc.).
Un codificador cuenta con un determinado nmero de entradas, de las cuales
una sola debe estar activa para generar en la salida el cdigo especfico de esa entrada.
En el caso de que ms de una entrada sea activada el cdigo de salida depender del circuito interno y no ser necesariamente el correspondiente a una de las
entradas. Existen los llamados codificadores con prioridad, tales como el 74ALS148
cuyo smbolo y tabla de verdad se ilustran en la figura 5-58 (a) y tabla 5-12 respectivamente.
(Pendiente Revisin)
49
Figura 5-58 Codificadores (a) 74ALS148 (b) Codificacin de teclado Fuente: Texas
Instruments Inc. Logic Selection Guide and Databook. 2/E, Texas Instruments Inc,
Dallas, 1997
Un codificador prioritario de 7 a 3 lneas como el 74ALS148 genera un cdigo
por las tres lneas de salida cuando una cualquiera de las entradas pasa a nivel activo.
Si ms de una de las entradas tienen un nivel activo, la salida del codificador corresponder a la entrada de ms alta prioridad segn la tabla de la verdad.
La figura5-58 (b) muestra la forma en que un codificador puede codificar un
teclado sencillo.
EI
H
L
L
L
L
L
L
L
L
L
0
X
H
X
X
X
X
X
X
X
L
1
X
H
X
X
X
X
X
X
L
H
2
X
H
X
X
X
X
X
L
H
H
3
X
H
X
X
X
X
L
H
H
H
4
X
H
X
X
X
L
H
H
H
H
5
X
H
X
X
L
H
H
H
H
H
6
X
H
X
L
H
H
H
H
H
H
7
X
H
L
H
H
H
H
H
H
H
A2 A1 A0 GS EO
H H H H
H
H H H H
L
L L L
L
H
L L H L
H
L H L
L
H
L H H L
H
H L L
L
H
H L H L
H
H H L
L
H
H H H L
H
Tabla 5-12 Tabla de la verdad del codificador con prioridad 74ALS148 Fuente: Idem
(Pendiente Revisin)
50
5.7 DECODIFICADORES
El decodificador es un dispositivo que convierte smbolos binarios (cdigos) en
smbolos ms complejos, como por ejemplo en un caracter (# , 8, etc.), es decir, convierte un cdigo binario en caracteres. Los decodificadores resultan de gran utilidad en
aplicaciones tales como decodificacin de entrada en sistemas digitales de visualizacin, decodificacin de direcciones de memorias y circuitos de control.
(Pendiente Revisin)
51
Figura 5-60 Decodificador doble (a) Smbolo (b) Tabla de la verdad Fuente: Idem
Ntese de la tabla de verdad de la figura 5-60(b) que el decodificador tiene salidas activas bajas, esto es con el fin de reducir el consumo de potencia.
Existe una amplia variedad de decodificadores tales como los decodificadores
BCD o tambin denominados 1 de 10, estos decodificadores tienen cuatro entradas
con un total de 16 combinaciones posibles de las que slo se usan 10. Los seis cdigos restantes se llaman entradas no vlidas ya que no corresponden a ninguna de las
diez salidas existentes y por lo tanto no deberan usarse.
Existen decodificadores con salidas de colector abierto convenientes en el
manejo de cargas con altas demandas de corriente.
(Pendiente Revisin)
52
(Pendiente Revisin)
53
Z
0
0
0
0
1
1
1
1
Y
0
0
1
1
0
0
1
1
(Pendiente Revisin)
54
G
1
1
0
0
1
0
1
1
5.8 DEMULTIPLEXORES
Los distribuidores de datos o demultiplexores estn destinados a separar una
seal muliplexada que contiene N bits de informacin (en una sola lnea) en N canales
distintos de salida.
Los decodificadores suelen ser usados como demultiplexores. El decodificador
de la figura 5-65 (a) se convierte en un demultiplexor de ocho lneas (figura 5-65 (b)) si
los datos inciden en la entrada de habilitacin EN y se usan A, B y C para seleccionar
el canal de salida deseado. Podemos ver que el demultiplexor es justamente el inverso
de un multiplexor. El demultiplexor tiene una entrada y N salidas.
(Pendiente Revisin)
55
5.9 VISUALIZADORES
Es conveniente hablar sobre la forma de ver la informacin digital. Una presentacin visual puede ser a travs del denominado display de siete segmentos el cual
est formado por siete diodos emisores de luz (LED) dispuestos como se ilustra en la
figura 5-66.
(Pendiente Revisin)
56
(Pendiente Revisin)
57
(Pendiente Revisin)
58
El manejador 7447 tiene salidas en colector abierto y por tanto deben conectarse en cada salida resistencias en serie con cada led con el objetivo de limitar la corriente; estas resistencias no son mostradas porque el simulador usado (EWB) no lo
amerita.