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CPU cache - Wikipedia
A CPU cache is a hardware cache used by the central processing unit (CPU) of a computer to reduce the average cost (time or energy) to access data from the main memory.[1] A cache is a smaller, faster memory, located closer to a processor core, which stores copies of the data from frequently used main memory locations. Most CPUs have a hierarchy of multiple cache levels (L1, L2, often L3, and rare
Dynamic Random Access Memory - Wikipedia
マイクロン・テクノロジ社のMT4C1024 DRAM 集積回路のダイの写真。容量は1メガビット(ビット または 128 kB)[1] Dynamic Random Access Memory（ダイナミック・ランダム・アクセス・メモリ、DRAM、ディーラム）は、コンピュータなどに使用される半導体メモリによるRAMの1種で、チップ中に形成された小さなキャパシタに電荷を貯めることで情報を保持する記憶素子である。放置すると電荷が放電し情報が喪われるため、常にリフレッシュ（記憶保持動作）を必要とする。やはりRAMの1種であるSRAMがリフレッシュ不要であるのに比べ、リフレッシュのために常に電力を消費することが欠点だが、SRAMに対して大容量を安価に提供できるという利点から、コンピュータの主記憶装置やデジタルテレビやデジタルカメラなど多くの情報機器において、大規模な作業用記憶として用いられている。 D
ノート:キャッシュメモリ - Wikipedia
構成の説明をキャッシュから移動しました。それに伴いこちらの問題点のある箇所を修正しようと思いましたが、キャッシュに一般論を記述してあるため、そちらへのリンクとし、思い切って全面改訂しました。--ちぇす 2004年9月20日 (月) 16:40 (UTC)[返信] 仮想インデックスで物理タグなライトバック方式のキャッシュで、mmap()や共有メモリを自由にアドレス指定してマッピングさせると、同じ物理ページを異なる仮想アドレスにマップしてしまうため、キャッシュ上に同じ物理タグのキャッシュラインが複数出現してバーーン、ということになるというのを思い出した。最近のプロセッサはこれをどうしてるんだろう？ Melan 2005年10月23日 (日) 08:45 (UTC)[返信] シノニム問題ですね。キャッシュにプロセスIDも記録したりシノニムがあったらパージするなどで対応させますね。仮想記憶がらみで
キャッシュメモリ - Wikipedia
キャッシュメモリ (cache memory) は、CPUなど処理装置がデータや命令などの情報を取得/更新する際に主記憶装置やバスなどの遅延／低帯域を隠蔽し、処理装置と記憶装置の性能差を埋めるために用いる高速小容量メモリのことである。略してキャッシュとも呼ぶ。コンピュータは以前から記憶装置や伝送路の性能が処理装置の性能に追いつけず、この差が全体性能に対するボトルネックとされてきた（ノイマンズ・ボトルネック）。そしてムーアの法則に基づく処理装置の加速度的な高性能化により現在ではますますこの差が拡大されている。キャッシュメモリは、記憶階層の観点からこれを解消しようとするものである。 主に、主記憶装置とCPUなど処理装置との間に構成される。この場合、処理装置がアクセスしたいデータやそのアドレス、状態、設定など属性情報をコピーし保持することで、本来アクセスすべき記憶装置に代わってデータを入出力する
分岐予測 - Wikipedia
コンピュータ・アーキテクチャにおける分岐予測（ぶんきよそく、Branch Prediction、ブランチプレディクション）とは、プログラム実行の流れの中で条件分岐命令が分岐するかしないかを予測することにより、命令パイプラインの効果を可能な限り維持し、性能を高めるためのCPU内の機能である。 2方向分岐は一般に条件分岐命令で実装されている。条件分岐は、分岐せず (not taken) に分岐命令直後に続く命令の流れをそのまま実行し続ける場合と、分岐して (taken) プログラム内の異なる位置に分岐してそこから命令実行を続行する場合がある。 図 1: 4段パイプラインの例。色つきの四角形が命令を表している。 条件分岐命令が分岐するかしないかは、分岐条件を計算し、条件分岐命令が実行ステージ（図1の Stage: 3）を過ぎるまでわからない。 分岐予測を行わない場合、条件分岐命令が実行ステージを
並列言語とCELL REGZA - 日経エレクトロニクス - Tech-On！
先日，とある学会の研究会で，東芝の液晶テレビ「CELL REGZA」のマルチコア・ソフトウエアに関する講演があり，拝聴しに行って参りました（研究会のサイト）。 マルチコアが広がる中，その上で動作する並列ソフトウエアをいかに開発するか。東芝はCELL REGZAのために，「Molatomium」という並列プログラミング技術を新たに開発し，同機に採用しています。詳細については，既に日経エレクトロニクス年12月14日号にて，Molatomium開発者の高山征大氏による寄稿論文を掲載しておりますので，そちらをご一読頂ければと思います。 さて，CELL REGZAについて，個人的に気になっていたことがありました。 それは，同じ東芝が2005年に「Cell Broadband Engine」向けに開発したソフトウエア実行環境「AVフレームワーク」と，今回のCELL REGZAとの関連でした。 Cell
アウト・オブ・オーダー実行 - Wikipedia
この記事は検証可能な参考文献や出典が全く示されていないか、不十分です。出典を追加して記事の信頼性向上にご協力ください。（このテンプレートの使い方） 出典検索?: "アウト・オブ・オーダー実行" – ニュース · 書籍 · スカラー · CiNii · J-STAGE · NDL · dlib.jp · ジャパンサーチ · TWL（2011年12月） アウト・オブ・オーダー実行（アウト・オブ・オーダーじっこう、英: out-of-order execution）とは、高性能プロセッサにおいてクロックあたりの命令実行数（IPC値）を増やし性能を上げるための手法の1つで、機械語プログラム中の命令の並び順に依らず、データなどの依存関係から見て処理可能な命令について逐次開始・実行・完了させるものである。頭文字で'OoO'あるいは'O-o-O'とも書かれる。「順序を守らない実行」の意である。 プロセッ
Multicoreinfo
Latest Linux Hardware Reviews, Open-Source News & Benchmarks 89 Minutes Ago - Fedora - Compute Runtime Legacy? - 2 CommentsWith the Intel Graphics Compiler having dropped Ice Lake and older support and in turn the Intel Compute Runtime dropping Ice Lake and older to just focus on newer Intel graphics hardware support, Fedora packagers and other stakeholders have been grappling with how to handle t
フォン・ノイマン・ボトルネック - Wikipedia
この記事は検証可能な参考文献や出典が全く示されていないか、不十分です。 出典を追加して記事の信頼性向上にご協力ください。（このテンプレートの使い方） 出典検索?: "フォン・ノイマン・ボトルネック" – ニュース · 書籍 · スカラー · CiNii · J-STAGE · NDL · dlib.jp · ジャパンサーチ · TWL (2023年3月) フォン・ノイマン・ボトルネック (英: Von Neumann bottleneck) またはノイマンズ・ボトルネックは、コンピュータ・アーキテクチャの1つの型であるノイマン型に存在する性能上のボトルネック。 ノイマン型では、記憶装置に命令を格納するので、プロセッサが命令を実行するには必ずバスを通して記憶装置（メモリなど）にアクセスしなければならず、プロセッサと記憶装置のアクセス速度が遅ければコンピュータ全体のボトルネックになる。 なお、
ポラックの法則 - Wikipedia
ポラックの法則（ポラックのほうそく）は、1999年に提唱された「プロセッサの性能はその複雑性の平方根に比例する」という経験則。 原典では「我々は二乗則の悪い側にいる」という表現で、これは計算機の性能は価格の2乗に比例する、としたグロッシュの法則を踏まえている。複雑性=価格とすれば、それぞれの法則を描いたチャートは、逆の形を描くことになる。 ここで「複雑性」とは、論理回路の水準で見るならばゲート数やFF数、電子回路の水準で見るならばネットリストのエッジ数とノード数すなわち配線数と素子数、などのことである。トランジスタ数のことだとして、この法則に文字通り従うならば、1プロセッサに使うトランジスタを2倍に増やしても、性能は倍にしか上がらない。 なお、実際のデータからは、定性的にはともかく、定量的には文字通りではなく、物量と性能の関係は一定ではなく変化するものだ、という意味に取るのが良いようである
コンペア・アンド・スワップ - Wikipedia
コンペア・アンド・スワップ（Compare-and-Swap、CAS）は、CPUの特別な命令の一種。不可分操作として、あるメモリ位置の内容と指定された値を比較し、等しければそのメモリ位置に別の指定された値を格納する。この操作の結果、置換が行われたかどうかを示す必要があり、単純な真理値を返すか、そのメモリ位置から読み込んだ内容（書き込んだ内容ではない）を返す。 CAS命令は、マルチプロセッサシステムでセマフォなどを実装するのに使われる。マルチプロセッサシステムでLock-freeとWait-freeアルゴリズムを実装するのにも使われる。 Maurice Herlihy (1993年) は、CAS命令が単なるリード、ライトやテスト・アンド・セットでは実装できないことを示した[1]。 CAS命令を利用したアルゴリズムは、一般にあるキーとなるメモリ位置を読み取り、その古い値を記憶しておく。その古い
コンピュータ・アーキテクチャ
コンピュータ・アーキテクチャ ［補足資料］ （CPUの高速化手法） 信州大学工学部 井沢裕司 １． はじめに 平成14年度、情報工学科3年を対象に「コンピュータアーキテクチャ」を開講します。 教科書は別途指定したものを使用しますが、いくつかの項目についてWWWによる補足資料を 作成しました。 ここでは、「中央処理装置（CPU）を高速化する手法」を中心に解説します。 分かりやすい説明を心がけたつもりですが、不明な点、あいまいな点、誤り等がありましたら、お手数ですが メール等で井澤（e-mail : yizawa@cs.shinshu-u.ac.jp）までお知らせ下さい。 本資料が有効に活用されることを願っています。 ２． 高速化手法の分類 中央処理装置（CPU）を高速化する手法として以下のような方式があります。 パイプライン方式 分岐予測方式 スーパーパイプライン方式 スーパースカラ方式
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PFI Seminar 2010/01/21