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    Registros: Carga en Paralelo y Desplazamientos

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    Programa Ingeniería de Sistemas
    ESTE TRABAJO FUE REALIZADO POR JAVIER MAURICIO GAMBOA, COMO PARTE DEL CURSO DE ELEMENTOS DEL COMPUTADOR DEL PROGRAMA DE INGENIERÍA DE SISTEMAS DE LA FUNDACIÓN UNIVERSITARIA KONRAD LORENZ

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    Título original

    Registros: Carga en paralelo y desplazamientos

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    LABORATORIO No.

    10
    Registros: Carga en paralelo y desplazamientos

    ELEMENTOS DEL COMPUTADOR


    Profesor: Héctor Arturo Flórez Fernández

    Presentado por: Javier Mauricio Gamboa


    Salgado
    Código: 544004

    Facultad de Ingeniería de Sistemas

    Fundación Universitaria Konrad Lorenz


    Bogotá D.C.
    2007
    OBJETIVOS

    Esta práctica tiene como objetivo principal la realización en discreto de


    la manipulación de registros de cuatro (4) bits. A su vez, este laboratorio
    permite aplicar los conocimientos adquiridos en cuanto al manejo de los
    circuitos FLIP-FLOP D (FF-D), así como los conceptos de carga en paralelo
    y desplazamientos observados en clase.

    Será importante verificar la forma en la cual el circuito integrado 7474


    realiza la manipulación de los datos, dado que junto al respectivo
    análisis para la obtención de las expresiones, permitirá presentar las
    salidas esperadas.

    En la etapa de implementación del circuito obtenido en el desarrollo


    teórico del ejercicio es necesario tener el conocimiento previo de los
    componentes a utilizar así como de sus propiedades. También debe
    existir una etapa de pruebas en la cual se determine el éxito del diseño
    o la reevaluación del mismo.
    DISEÑO DE LA SOLUCIÓN

    Análisis del problema.


    Esta implementación se divide en dos etapas; la etapa del diseño de las
    entradas de cada FF-D y la etapa de presentación del resultado.
    Diseño de las entradas de los FF-D.
    En esta etapa es necesario indicar que como señal de reloj para los
    FF-D se utiliza un circuito antirebote tal y como se había realizado
    en un laboratorio anterior. Sin embargo, en este caso nos va a
    interesar el flanco de subida generado por este circuito dado que
    las entradas de reloj de los FF-D utilizados en esta implementación
    (C.I. 7474) responden a este flanco.

    Las entradas de este circuito son las siguientes:


    1. d1, d2, d3 y d4, que representan el dato a manipular.
    2. S1 y S0, que manejan las combinaciones de las operaciones a
    realizar con el registro.
    3. SL y SR, que son los valores que se agregarán en los
    desplazamientos a la izquierda y a la derecha
    respectivamente.

    Así mismo, este circuito debe realizar cuatro operaciones con el


    registro de cuatro bits de las entradas “d”:
    1. Carga en paralelo, donde los datos de las entradas “d” se
    ubican en las salidas “Q” de los FF-D.
    2. Desplazamiento a la izquierda, donde los datos existentes en
    las salidas “Q” de los FF-D, se corren una posición a la
    izquierda y en la posición de menor peso se ubica el valor
    encontrado en la entrada SL.
    3. Desplazamiento a la derecha, donde los datos existentes en
    las salidas “Q” de los FF-D, se corren una posición a la
    derecha y en la posición de mayor peso se ubica el valor
    encontrado en la entrada SR.
    4. No cambio, donde se mantiene en las salidas “Q” de los FF-D
    el valor existente.

    Es necesario analizar las entradas anteriormente mencionadas y


    con base en ellas obtener las expresiones que nos indiquen los
    valores de las entradas D de los FF. En el siguiente cuadro se
    presentan las operaciones a realizar y el resultado esperado en las
    salidas “Q” de los FF-D:

    Opciones Datos esperados


    Descripción de la operación
    S1 S0 Q3 Q2 Q1 Q0
    0 0 Q3 Q2 Q1 Q0 No cambio
    0 1 SR Q3 Q2 Q1 Desplazamiento a la derecha
    1 0 Q2 Q1 Q0 SL Desplazamiento a la izquierda
    1 1 d3 d2 d1 d0 Carga en paralelo

    Dado esto es necesario obtener las expresiones de cada una de las


    entradas “D” de los FF-D con base en estas entradas. Los
    resultados obtenidos son:

    D0 = S1S0Q0 + S1S0Q1 + S1S0SL + S1S0d0


    D1 = S1S0Q1 + S1S0Q2 + S1S0S0 + S1S0d1
    D2 = S1S0Q2 + S1S0Q3 + S1S0Q1 + S1S0d2
    D3 = S1S0Q3 + S1S0SR + S1S0Q2 + S1S0d3

    Con base en estas expresiones se realizará el circuito que


    alimentará las salidas “D” de cada FF-D y las salidas “Q” de estos
    serán las salidas de esta etapa.

    Presentación del resultado.


    Cada una de las salidas de los FF-D son las salidas finales de esta
    implementación. Para realizar la presentación de los resultados
    simplemente se utilizarán cuatro (4) LEDS que simbolizarán los
    valores del dato que se genere en cada una de las opciones de las
    entradas selectoras.
    Cabe anotar que cada una de las salidas de los FF-D se conecta a
    cada LED a través de una resistencia de 330Ω.
    Simulación.
    Para llevar a cabo la simulación de la implementación del circuito se
    utilizó la herramienta Circuit Maker 2000. Anexo al archivo de este
    documento se encuentra un archivo llamado Práctica_10.ckt en el cual
    se encuentra el modelo del circuito completo. Sin embargo a
    continuación se muestra el dibujo del circuito obtenido de este software.
    CONCLUSIONES

    Este laboratorio presentó como reto principal el planteamiento de las


    expresiones para las entradas “D” de cada FF-D que generarían las
    salidas del circuito y que al final permitió visualizar los resultados
    esperados.

    En la realización de la simulación se pudo verificar la validez de lo


    expuesto teóricamente en cuanto a las operaciones con registros y con
    base en esta información obtener el diseño que posteriormente se llevo
    a cabo en la implementación.

    Con este circuito fue posible apreciar la funcionalidad que tiene el


    circuito 7474 y como puede utilizarse para la manipulación de datos.

    Por último, fue de gran importancia conocer los comportamientos de los


    circuitos utilizados para obtener una implementación exitosa respecto al
    diseño realizado previamente.

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